Exercice 1 (VHDL)

Examen VHDL - Cours de R. Grisel - Durée : 1 heure Documents autorisés : Cours, TD, TP exclusivement

Exercice 1 (VHDL) On donne en annexe 4 fichiers VHDL qui sont : COMP1.VHD, COMP2.VHD, COMP3.VHD, MASTER.VHD. A) Expliquer le fonctionnement et le type de description des modèles VHDL des fichiers : COMP1.VHD COMP2.VHD COMP3.VHD B) Expliquer le fonctionnement du circuit MASTER.VHD C) Existe t'il d'autres manières de faire cette description VHDL ?. D) Compléter le chronogramme donné en annexe en faisant attention aux valeurs numériques des signaux d’entrée. Note : Vous pouvez très bien dans un premier temps ne pas tenir compte des TPLH et TPHL, pour étudier uniquement la structure du circuit (dans ce cas vous ignorez les clause AFTER et GENERIC et GENERIC MAP) et si vous avez le temps revenir ensuite sur la structure avec ce que donnent les temps.

-- Fichier COMP1.VHD ----------------------library ieee; use ieee.std_logic_1164.all; entity COMP1 is generic (TPLH: time := 1 ns; TPHL: time := 1 ns); port (signal QN: out std_logic; signal A: in std_logic); end COMP1; architecture BEHAVIOR of COMP1 is begin P1: process(A) variable STATE: std_logic; begin STATE := not(A); if STATE = '1' then QN