A New Classification of Path-Delay Fault Testability in ...

维普资讯 http://www.cqvip.com Ｎｏｖ．２００４，Ｖｏ１．１９，Ｎｏ．６，ＰＰ．９５５　９６４　

Ｊ．Ｃｏｍｐｕｔ．Ｓｃｉ．＆Ｔｅｃｈｎｏｌ　

Ａ　Ｎｅｗ　Ｃｌａｓｓｉｉｃａｔｉｆｏｎ　ｏｆ　Ｐａｔｈ－Ｄｅｌａｙ　Ｆａｕｌｔ　Ｔｅｓｔａｂｉｌｉｔｙ　ｉｎ　Ｔｅｒｍｓ　ｏｆ　Ｓｔｕｃｋ．ａｔ　Ｆａｕｌｔｓ　Ｓｕｂｈａｓｈｉｓ　Ｍａｊｕｍｄｅｒ　，Ｂｈａｒｇａｂ　Ｂ．Ｂｈａｔｔａｃｈａｒｙａ。，Ｖｉｓｈｗａｎｉ　Ｄ．Ａｇｒａｗａｌ。，ａｎｄ　Ｍｉｃｈａｅｌ　Ｌ．Ｂｕｓｈｎｅｌｌ　Ｉｎｔｅｒｎａｔｉｏｎａｌ　Ｉｎｓｔｉｔｕｔｅ　ｏ｛Ｉｎｆｏｒｍａｔｉｏｎ　Ｔｅｃｈｎｏｌｏｇｙ｝Ｋｏｌｋａｔａ　７０００９１｝Ｉｎｄｉａ　。Ａ　ＣＭ　ＵｎｉｔＩｎｄｉａｎ　Ｓｔａｔｉｓｔｉｃａｌ　Ｉｎｓｔｉｔｕｔｅ，Ｋｏｌｋａｔａ　７００１　０８，Ｉｎｄｉａ　，

Ｄｅｐａｒｔｍｅｎｔ　ｏ｛ＥＣＥ，Ａｕｂｕｒｎ　Ｕｎｉｖｅｒｓｉｔｙ｝Ａｌａｂａｍａ｝ＡＬ　３６８４９｝Ｕ．Ｓ．Ａ．　

Ｄｅｐａｒｔｍｅｎｔ　ｏｌ　ＥＣＥ｝Ｒｕｔｇｅｒｓ　Ｕｎｉｖｅｒｓｉｔｙ｝Ｐｉｓｃａｔａｗａｙ｝ＮＪ　０８８５５｝Ｕ．Ｓ．Ａ．　Ｅ— ｍａｉｌ：ｓｍｌａｊ＠ｖｓｎ１．ｃｏｒｎ；ｂｈａｒｇａｂ＠ｉｓｉｃａ１．ａｌ：．ｉｎ；ｖａｇｒａｗａｌ＠ｅｎｇ．ａｕｂｕｒｎ．ｅｄｕ；ｂｕｓｈｎｅｌｌ＠ｃａｉｐ．ｒｕｔｇｅｒｓ．ｅｄｕ　Ｒｅｃｅｉｖｅｄ　Ｄｅｃｅｍｂｅｒ　２７，２００２；ｒｅｖｉｓｅｄ　Ｍａｙ　１４，２００４．　

Ａｂｓｔｒａｃｔ　

Ａ　ｎｅｗ　ｃｌａｓｓｉｉｃａｔｉｆｏｎ　ｏｆ　ｐａｔｈ— ｄｅｌａｙ　ｆａｕｌｔ　ｔｅｓｔａｂｉｌｉｔｙ　ｉｎ　ａ　ｃｏｍｂｉｎａｔｉｏｎａｌ　ｃｉｒｃｕｉｔ　ｉｓ　ｐｒｅｓ＇ｅｎｔｅｄ　ｉｎ　ｔｅｒｍｓ　

ｏｆ　ｔｅｓｔａｂｉｌｉｔｙ　ｏｆ　ｓｔｕｃｋ—ａｔ　ｆａｕｌｔｓ　ｉｎ　ａｎ　ｅｑｕｉｖａｌｅｎｔ　ｃｉｒｃｕｉｔ．Ｅａｒｌｉｅｒ　ｒｅｓｕｌｔｓ　ｄｅｓｃｒｉｂｉｎｇ　ｃｏｒｒｅｌａｔｉｏｎ　ｏｆ　ｐａｔｈ—ｄｅｌａｙ　ａｎｄ　ｓｔｕｃｋ—ａｔ　ｆａｕｌｔｓ　ａｒｅ　ｅｉｔｈｅｒ　ｉｎｃｏｍｐｌｅｔｅ．ｏｒ　ｕｓｅ　ａ　ｃｏｍｐｌｅｘ　ｍｏｄｅｌ　ｏｆ　ｅｑｕｉｖａｌｅｎｔ　ｃｉｒｃｕｉｔ　ｂａｓｅｄ　ｏｎ　ｔｉｍｉｎｇ　ｐａｒａｍｅｔｅｒｓ．Ｉｔ　

ｉｓ　ｓｈｏｗｎ　ｈｅｒｅ　ｔｈａｔ　ａ　ｐａｔｈ— ｄｅｌａｙ　ｆａｕｌｔ（ｒｉｓｉｎｇ　ｏｒ　ｆａｌｌｉｎｇ）ｉｓ　ｔｅｓｔａｂｌｅ　ｉｆ　ａｎｄ　ｏｎｌｙ　ｉｆ　ｃｅｒｔａｉｎ　ｓｉｎｇｌｅ　ｏｒ　ｍｕｌｔｉｐｌｅ　ｓｔｕｃｋ — ａｔ　ｆａｕｌｔ　ｉｎ　ｔｈｅ　ｅｑｕｉｖａｌｅｎｔ　ｃｉｒｃｕｉｔ　ｉｓ　ｔｅｓｔａｂｌｅ．Ｔｈｕｓ．ａｌｌ　ａｓｐｅｃｔｓ　ｏｆ　ｐａｔｈ— ｄｅｌａｙ　ｆａｕｌｔｓ　ｒｅｌａｔｅｄ　ｔｏ　ｔｅｓｔａｂｉｌｉｔｙ　ｕｎｄｅｒ　ｖａｒｉｏｕｓ　ｃｌｓｓｉａｉｃａｔｉｆｏｎ　ｓｃｈｅｍｅｓ　ｃａｎ　ｂｅ　ｉｎｔｅｒｐｒｅｔｅｄ　ｕｓｉｎｇ　ｔｈｅ　ｓｔｕｃｋ— ａｔ　ｆａｕｌｔ　ｍｏｄｅｌ　ａｌｏｎｅ．Ｔｈｅ　ｒｅｓｕｌｔｓ　ｕｎｉｆｙ　ｍｏｓｔ　ｏｆ　ｔｈｅ　ｅｘｉｓｔｉｎｇ　ｃｏｎｃｅｐｔｓ　ａｎｄ　ｐｒｏｖｉｄｅ　ａ　ｂｅｔｔｅｒ　ｕｎｄｅｒｓｔａｎｄｉｎｇ　ｏｆ　ｐａｔｈ－ｄｅｌａｙ　ｆａｕｌｔｓ　ｉｎ　ｌｏｇｉｃ　ｃｉｒｃｕｉｔｓ．　Ｋｅｙｗｏｒｄｓ　ｄｅｌａｙ　ｆａｕｌｔ，ｆａｌｓｅ　ｐａｔｈ，ｒｅｄｕｎｄａｎｃｙ，ｓｔｕｃｋ—ａｔ　ｆａｕｌｔ　

ｉｄｅｎｔｉｆｙｉｎｇ　ｕｎｔｅｓｔａｂｌｅ　ｐａｔｈ— ｄｅｌａｙ　ｆａｕｌｔｓ　ｆｒｏｍ　ｔｈｅ　

１　Ｉｎｔｒｏｄｕｃｔｉｏｎ　

ｋｎｏｗｌｅｄｇｅ　ｏｆ　ｒｅｄｕｎｄａｎｔ　ｓｔｕｃｋ— ａｔ　ｆａｕｌｔｓ　ｉｎ　ｔｈｅ　ｒｃｕｉｔ［１　Ｉｄｅｎｔｉ６ｃａｔｉｏｎ　ｏｆ　ｕｎｔｅｓｔａｂｌｅ　ｐａｔｈ— ｄｅｌａｙ　ｆａｕｌｔｓ　ｈａｓ　ｃｉ

．　

Ｉｔ　ｗａｓ　ｏｂｓｅｒｖｅｄ　ｔｈａｔ　ｗｈｉｌｅ　ｓｏｍｅ　

ａｐｐｌｉｃａｔｉｏｎｓ　ｔｏ　ｄｅｌａｙ　ｔｅｓｔｉｎｇ，ｔｉｍｉｎｇ　ａｎａｌｙｓｉｓ，ａｎｄ　ｕｎｔｅｓｔａｂｌｅ　ｄｅｌａｙ　ｆａｕｌｔｓ　ｃａｎ　ｂｅ　ｅａｓｉｌｙ　ｐｒｅｄｉｃｔｅｄ　ｔｉｍｉｎｇ　ｏｐｔｉｍｉｚａｔｉｏｎ　ｏｆ　ｄｉｇｉｔａｌ　ｃｉｒｃｕｉｔｓ．Ｉｎ　ｔｈｉｓ　ｐａ— 　ｆｒｏｍ　ｔｈｅ　ｌｉｓｔ　ｏｆ　ｒｅｄｕｎｄａｎｔ　ｓｔｕｃｋ— ａｔ　ｆａｕｌｔｓ，ｏｔｈｅｒ　ｅ　ｐａｔｈｓ　ｄｏ　ｎｏｔ　ｃｏｒｒｅｓｐｏｎｄ　ｔｏ　ａｎｙ　ｒｅｄｕｎ— 　ｐｅｒ，ｗｅ　ｅｓｔａｂｌｉｓｈ　ａ　ｓｔｒｏｎｇ　ｃｏｒｒｅｌａｔｉｏｎ　ｂｅｔｗｅｅｎ／ａｌｓｅ　ｕｎｔｅｓｔａｂｌ

ｔｉｍｉｎｇ　ｐａｔｈｓ　ａｎｄ　ｒｅｄｕｎｄａｎｔ　ｓｔｕｃｋ— ａｔ　ｆａｕｌｔｓ　ｉｎ　ａｎ　ｄａｎｔ　ｓｔｕｃｋ— ａｔ　ｆａｕｌｔ．Ｉｎ　ｆａｃｔ，ｔｈｅｒｅ　ｅｘｉｓｔ　ｍａｎｙ　ｉｒｒｅ— 　ｕｎｆｏｌｄｅｄ　ｃｉｒｃｕｉｔ　ｏｂｔａｉｎｅｄ　ｆｒｏｍ　ｔｈｅ　ｏｒｉｇｉｎａｌ　ｃｉｒｃｕｌｔ　ｄｕｎｄａｎｔ　ｃｉｒｃｕｉｔｓ　ｗｉｔｈ　ｕｎｔｅｓｔａｂｌｅ　ｐａｔｈ　ｄｅｌａｙ　ｆａｕｌｔｓ．　

ｔｈｒｏｕｇｈ　ｓｉｍｐｌｅ　ｔｒａｎｓｆｏｒｍａｔｉｏｎｓ．Ｐａｔｈ— ｄｅｌａｙ　ｔｅｓｔ — 　

Ｓｅｖｅｒａｌ　ａｕｔｈｏｒｓ　ｈａｖｅ　ｓｕｇｇｅｓｔｅｄ　ｃｏｎｓｔｒｕｃｔｉｏｎ　ｏｆ　ｉｎｇ　ｈａｓ　ｔｕｒｎｅｄ　ｏｕｔ　ｔｏ　ｂｅ　ｔｈｅ　ｍｏｓｔ　ａｃｃｕｒａｔｅ　ｏｒｆｍ　ｏｆ　ｍｏｄｉｉｅｄ　ｃｉｆｒｃｕｉｔｓ．ｗｈｉｃｈ　ｐｒｅｓｅｒｖｅ　ｔｈｅ　ｏｒｉｇｉｎａｌ　ｓｅｔ　ｄｅｌａｙ　ｔｅｓｔｉｎｇ［　一　Ｔｈｅ　ｉｍｐｏｒｔａｎｃｅ　ｏｆ　ｄｅｌａｙ　ｆａｕｌｔｓ　ｉｓ　ｏｆ　ｐａｔｈｓ　ａｎｄ　ｃｏｎｔａｉｎ　ｒｅｄｕｎｄａｎｔ　ｓｔｕｃｋ— ａｔ　ｆａｕｌｔｓ　ｏｎ　．

ｆｕｒｔｈｅｒ　ｓｔｒｅｎｇｔｈｅｎｅｄ　ｂｙ　ｔｈｅ　ｒｅｃｅｎｔ　ｏｂｓｅｒｖａｔｉｏｎ　ｔｈａｔ　ａｌｌ　ｕｎｔｅｓｔａｂｌｅ　ｐａｔｈｓ．ｔａｍ　ｅｔ　ａ１．【１Ｊ．Ｊ　ｃｏｎｓｔｒｕｃｔｅｄ　ａｎ　

ｍａｎｙ　ｄｅｆｅｃｔｓ　ｉｎ　ｔｈｅ　ｄｅｅｐ— ｓｕｂｍｉｃｒｏｎ　ｒｅｇｉｍｅ　ｃａｎｎｏｔ　ｅｘｐａｎｄｅｄ　ｆｏｒｍ　ｏｆ　ｃｉｒｃｕｉｔ　ｇｒａｐｈ　ｋｎｏｗｎ　ａｓ　ｆｅ　ｄａｇ　ｂｅ　ｍｏｄｅｌｅｄ　ｂｙ　ｔｈｅ　ｃｌａｓｓｉｃａｌ　ｓｔｕｃｋ— ａｔ　ｆａｕｌｔｓ［４　Ｊａｎｄ　ｉｎ　ｗｈｉｃｈ　ｆａｎｏｕｔｓ　ａｒｅ　ｐｅｒｍｉｔｔｅｄ　ｏｎｌｙ　ａｔ　ｔｈｅ　ｉｎｐｕｔ　，

ｔｈａｔ　ｍａｎｙ　ｓｐｏｔ　ｄｅｆｅｃｔｓ　ｌｉｋｅ　ｏｐｅｎｓ　ｏｆｔｅｎ　ｐａｓｓ　ｔｅｓｔ　ｎｏｄｅｓ．Ｔｈｉｓ　ｉｓ　ｄｏｎｅ　ｂｙ　ｍｏｖｉｎｇ　ａｌｌ　ｆａｎｏｕｔｓ　ａｎｄ　ｓｃｒｅｅｎｓ［５ＪＴｈｅｓｅ　ｏｐｅｎｓ　ＵＳＵａｌｌｙ　ｍａｎｉｆｅｓｔ　ａｓ　ｔｉｍｉｎｇ　ａｌｌ　ｉｎｖｅｒｔｅｒｓ　ｔｏｗａｒｄ　ｔｈｅ　ｐｒｉｍａｒｙ　ｉｎｐｕｔｓ．Ｔｈｅ　ｓｉｚｅ　．

ｆａｕｌｔｓ　ａｎｄ　ｉｍｐｒｏｖｅｄ　ｔｅｃｈｎｉｑｕｅｓ　ｏｆ　ｄｅｌａｙ　ｆａｕｌｔ　ｔｅｓｔ — 　ｏｆ　ｔｈｅ　ｌｅａｆ－ｄａｇ　ｍａｖ　ｂｅ　ｅｘｐｏｎｅｎｔｉａｌ　ｉｎ　ｔｈｅ　ｓｉｚｅ　ｏｆ　ｉｎｇ　ａｒｅ　ｎｅｅｄｅｄ［６］ｔｈｅ　ｃｉｒｃｕｉｔ．Ｔｈｅ　ｌｅａｆ－ｄａｇ　ｉｓ　ｕｓｅｄ　ｔｏ　ｉｄｅｎｔｉｆｙ　ｔｈｅ　．　

Ｔｈｅ　ｎｕｍｂｅｒ　ｏｆ　ｐａｔｈｓ　ｃａｎ　ｂｅ　ａｎ　ｅｘｐｏｎｅｎｔｉａｌ　ｒｏｂｕｓｔ — ｄｅｐｅｎｄｅｎｔ　ｐａｔｈｓ．ｗｈｉｃｈ　ｃｏｒｒｅｓｐｏｎｄ　ｔｏ　ｒｅ— 　ｆｕｎｃｔｉｏｎ　ｏｆ　ｔｈｅ　ｎｕｍｂｅｒ　ｏｆ　ｌｉｎｅｓ　ｉｎ　ｔｈｅ　ｃｉｒｃｕｉｔ．Ｈｏｗ— 　ｄｕｎｄａｎｔ　ｓｔｕｃｋ— ａｔ　ｆａｕｌｔｓ．Ｇｈａｒａｙｂｅｈ　ｅｔ　ａ１．【ｌ４Ｊ　　ｐｒｏ— 　ｅｖｅｒ，ａｌｌ　ｐａｔｈｓ　ｎｅｅｄ　ｎｏｔ　ｂｅ　ｔｅｓｔｅｄ　ａｓ　ｍａｎｙ　ｐａｔｈｓ　ｄｕｃｅｄ　ａ　ｔｗｏ－ｌｅｖｅｌ　ｃｉｒｃｕｉｔ　ｗｈｅｒｅ　ｅａｃｈ　ｏｒｉｇｉｎａｌ　ｐａｔｈ　ｍａｙ　ｂｅ　ｉｎｃａｐａｂｌｅ　ｏｆ　ｐｒｏｄｕｃｉｎｇ　ｔｉｍｉｎｇ　ｅｒｒｏｒｓ　ｉｎ　ｉｓ　ｅｘｐｌｉｃｉｔｌｙ　ｒｅｐｒｅｓｅｎｔｅｄ．Ｔｈｅｙ　ｕｓｅｄ　ｔｈｅ　ｃｉｒｃｕｉｔ　ｓｐｉｔｅ　ｏｆ　ｔｈｅｉｒ　ｌａｒｇｅ　ｐｒｏｐａｇａｔｉｏｎ　ｄｅｌａｙｓ［　Ｔｈｅｓｅ　ａｒｅ　ｔｏ　ｇｅｎｅｒａｔｅ　ｔｅｓｔｓ　ｆｏｒ　ｓｉｎｇｌｙ－・ｔｅｓｔａｂｌｅ　ａｎｄ　ｍｕｌｔｉｐｌｙ－．　．

ｅｓｔａｂｌｅ　ｐａｔｈｓ．Ｒｅｄｕｎｄａｎｔ　ｓｔｕｃｋ— ａｔ　ｆａｕｌｔｓ　ｉｄｅｎｔｉｆｖ　ｃａｌｌｅｄ　ｆａｌｓｅ　ｐａｔｈｓ．Ｍｕｃｈ　ｗｏｒｋ　ｈａｓ　ｂｅｅｎ　ｄｏｎｅ　ｏｎ　ｔｆａｓｔ　ｉｄｅｎｔｉｉｃｆａｔｉｏｎ　ｏｆ　ｆａｌｓｅ　ｐａｔｈｓ　ｉｎ　ｃｏｍｂｉｎａｔｉｏｎａｌ　ｔｈｅ　ｕｎｔｅｓｔａｂｌｅ　ｐａｔｈｓ．　ｃｉｒｃｕｉｔｓｌ８，圳Ｔｈｅｉｒ　ｉｄｅｎｔｉｉｃｆａｔｉｏｎ　ｉｓ　ｅｑｕａｌｌｙ　ｉｍｐｏｒ— 　Ｉｎ　ａｎｏｔｈｅｒ　ａｐｐｒｏａｃｈ．Ｇｈａｒａｙｂｅｈ　ｅｔ　ａ１．［１４，１５］　．

ｔａｎｔ　ｉｎ　ｓｅｑｕｅｎｔｉａｌ　ｃｉｒｃｕｉｔｓ［１￣，１１］．　

ｕｓｅｄ　ｓｉｍｕｌａｔｉｏｎ　ｔｏ　ｓｐｌｉｔ　ｃｉｒｃｕｉｔ　ｎｏｄｅｓ　ｆｏｒ　ｓｅｐａｒａｔ — 　

ｎｇ　ｔｅｓｔｅｄ　ａｎｄ　ｕｎｔｅｓｔｅｄ　ｐａｔｈｓ．Ｔｈｅ　ｓｐｌｉｔ　ｃｉｒｃｕｉｔ　Ｍａｊｕｍｄｅｒ　ｅｔ　ａ１．　ｅｘｐｌｏｒｅｄ　ｔｈｅ　ｐｏｓｓｉｂｉｌｉｔｙ　ｏｆ　ｉＲｅｇｕｌａｒ　Ｐａｐｅｒ　

Ｔｈｉｓ　ｗｏｒｋ　ｗａｓ　ｆｕｎｄｅｄ　ｉｎ　ｐａｒｔ　ｂｙ　Ｍｏｔｏｒｏｌａ　Ｉｎｄｉａ　Ｅｌｅｃｔｒｏｎｉｃｓ　Ｌｔｄ．，Ｂａｎｇａｌｏｒｅ　５６００４２，Ｉｎｄｉａ．　 ” Ａｎ　ｅａｒｌｉｅｒ　ｖｅｒｓｉｏｎ　ｏｆ　ｔｈｉｓ　ｐａｐｅｒ　ａｐｐｅａｒｅｄ　ｉｎ　ｔｈｅ　Ｐｒｏｃｅｅｄｉｎｇｓ　ｏｆ　ｔｈｅ　１２ｔｈ　Ｉｎｔ．Ｃｏｎｆｌ　ＶＬＳＩ　Ｄｅｓｉｇｎ．Ｊａｎ．１９９９　

维普资讯 http://www.cqvip.com Ｊ．Ｃｏｍｐｕｔ．Ｓｃｉ．＆Ｔｅｃｈｎｏ１．，Ｎｏｖ．２００４，Ｖｏ１．１９，Ｎｏ．６　

９５６　

ｎｐｕｔ　ｓｉｄｅ．ａｎｄ　ｃｈａｎｇｉｎｇ　ｔｈｅ　ｇａｔｅ　ｔｙｐｅｓ　ｂｙ　Ｄｅ— 　ｃｏｎｔａｉｎｓ　ｎｅｗ　ｒｅｄｕｎｄａｎｔ　ｓｔｕｃｋ— ａｔ　ｆａｕｌｔｓ，ｗｈｉｃｈ　ｃｏｒ－　ｔｈｅ　ｉＭｏｒｇａｎ’ ｓ　ｌａｗ．Ｉｔ　ｃａｎ　ｂｅ　ｐｒｏｖｅｄ　ｔｈａｔ　ａ　ｐａｔｈ－ｄｅｌａｙ　ｒｅｓｐｏｎｄ　ｔｏ　ｔｈｅ　ｕｎｔｅｓｔａｂｌｅ　ｐａｔｈｓ．　

ａｕｌｔ　ｉｓ　ｔｅｓｔａｂｌｅ　ｉｆ　ａ　ｃｏｒｒｅｓｐｏｎｄｉｎｇ　ｓｔｕｃｋ— ａｔ　ｆａｕｌｔ　ｉｓ　Ｉｎ　ｔｈｉｓ　ｗｏｒｋ，ｗｅ　ｅｓｔａｂｌｉｓｈ　ａ　ｏｎｅ－ｔｏ－ｏｎｅ　ｃｏｒｒｅ — 　ｆｅｓｔａｂｌｅ．Ｔｈｅ　ｗｏｒｋ　ｏｎ　ｌｅａｆ－ｄａｇ　ｄｉｄ　ｎｏｔ　ａｄｄｒｅｓｓ　ｔｈｅ　ｓｐｏｎｄｅｎｃｅ　ｂｅｔｗｅｅｎ　ｅｖｅｒｙ　ｕｎｔｅｓｔａｂｌｅ　ｐａｔｈ　ｉｎ　ａ　ｃｏｍ— 　ｔｉｓｓｕｅ　ｏｆ　ｉｎｔｅｒｐｒｅｔｉｎｇ　ｖａｒｉｏｕｓ　ｆａｕｌｔ　ｃｌｓａｓｉｉｆｃａｔｉｏｎｓ；ｉｎ　ｂｉｎａｔｉｏｎａｌ　ｃｉｒｃｕｉｔ　Ｃ　ａｎｄ　ａ　ｒｅｄｕｎｄａｎｔ　ｓｔｕｃｋ— ａｔ　ｆａｕｌｔ　ａｃｔ．ｃｌａｓｓｉｉｃａｔｆｉｏｎｓ　ｗｅｒｅ　ｎｏｔ　ｋｎｏｗｎ　ａｔ　ｔｈａｔ　ｔｉｍｅ．　ｉｎ　ａ　ｃｉｒｃｕｉｔ　Ｕ　ｏｂｔａｉｎｅｄ　ｂｙ　ｕｎｆｏｌｄｉｎｇ　Ｃ　ａｃｃｏｒｄｉｎｇ　ｆＩｎ　ｏｕｒ　ｃａｓｅ．ｗｅ　ａｌｌｏｗ　ｔｈｅ　ｕｓｅ　ｏｆ　ａｌｌ　ｓｉｍｐｌｅ　ｇａｔｅｓ　ｉｎ　ｔｏ　ｃｅｒｔａｉｎ　ｒｕｌｅｓ．Ｆｏｒ　ｓｅｖｅｒａｌ　ｗｅｌｌ－ｋｎｏｗｎ　ｐａｔｈ－ｄｅｌａｙ　　ｗｅｒｅ　ｐｒｅｓｅｎｔ　ｉｎ　ｔｈｅ　ｏｒｉｇｉｎａｌ　ｃｉｒｃｕｉｔ　Ｃ．　ｆａｕｌｔ　ｃｌａｓｓｉｉｃａｔｆｉｏｎｓ，ｗｅ　ｔｈｅｎ　ｃｈａｒａｃｔｅｒｉｚｅ　ｅａｃｈ　ｃｌｓｓａ　Ｕ　ｔｈａｔＧｈａｒａｙｂｅｈ　ｅｔ　ａ１．［　】ｐｒｅｓｅｎｔｅｄ　ａ　ｔｉｇｈｔ “ ｉｆ　ａｎｄ　ｉｎ　ｔｅｒｍｓ　ｏｆ　ｔｅｓｔａｂｉｌｉｔｙ　ｏｆ　ｓｔｕｃｋ— ａｔ　ｆａｕｌｔｓ　ｉｎ　ｔｈｅ　ｕＩ卜　

ｏｎｌｙ　ｉｆ ’ ’ｃｏｒｒｅｓｐｏｎｄｅｎｃｅ　ｂｅｔｗｅｅｎ　ｓｔｕｃｋ— ａｔ　ｆａｕｌｔ　ａｎｄ　

ｆｃＩｌｄｅｄ　ｃｉｒｃｕｉｔ．　

ｄｅｌａｙ　ｆａｕｌｔ　ｔｅｓｔａｂｉｌｉｔｉｅｓ．Ｈｏｗｅｖｅｒ，ｔｈｅｉｒ　ｔｗｏ－ｌｅｖｅｌ　ｅｑｕｉｖａｌｅｎｔ　ｃｉｒｃｕｉｔｓ　ａｒｅ　ｃｏｍｐｌｅｘ　ｉｎｖｏｌｖｉｎｇ　ｔｉｍｉｎｇ　ｐａ－　

２　Ｃｉｒｃｕｉｔ　Ｕｎｆｏｌｄｉｎｇ　

ｒ　ｍｅｔｅ　ｒｓ＿Ｍａｊｈｉ　ｅｔ　ａ１．　ａｎｄ　Ｍａｊｕｍｄｅｒ　ｅｔ　ａ１．［１２】　

ｏｖｅｄ　ｔｈａｔ　ｃｅｒｔａｉｎ　ｒｅｄｕｎｄａｎｔ　ｓｔｕｃｋ— ａｔ　ｆａｕｌｔｓ　ｉｍ－　Ｉｎ　ｏｒｄｅｒ　ｔｏ　ｅｓｔａｂｌｉｓｈ　ａ　ｏｎｅ— ｔｏ— ｏｎｅ　ｒｅｌａｔｉｏｎ　ｂｅ — 　ｐｒｙ　ｕｎｔｅｓｔａｂｉｌｉｔｙ　ｏｆ　ｓｏｍｅ　ｐａｔｈ－ｄｅｌａｙ　ｆａｕｌｔｓ，ｂｕｔ　ｔｗｅｅｎ　ｅｖｅｒｙ　ｐａｔｈ　ｉｎ　ａ　ｃｉｒｃｕｉｔ　Ｃ　ａｎｄ　ｓｏｍｅ　ｓｔｕｃｋ— ａｔ　ｐｌｈｉｎｇ　ｗａｓ　ｓａｉｄ　ａｂｏｕｔ　ｔｈｅ　ｃｏｎｖｅｒｓｅ．Ｓｐａｒｍａｎｎ　ｆａｕｌｔ，ｗｅ　ｕｎｆｏｌｄ　ｔｈｅ　ｃｉｒｃｕｉｔ　ｆｒｏｍ　ｅａｃｈ　ｆａｎｏｕｔ　ｐｏｉｎｔ　ｎｏｔＫｏｅｌｌｅｒ［１ｓ］ｃｏｎｓｉｄｅｒｅｄ　ｔｈｅ　ｃｌａｓｓｉｉｃｆａｔｉｏｎ　ｄｏｎｅ　ｂｙ　ｅｘｃｅｐｔ　ｔｈｅ　ｐｒｉｍａｒｙ　ｉｎｐｕｔ　ｆａｎｏｕｔｓ．Ｆｏｒ　ｅｖｅｒｙ　ｆａｎｏｕｔ　ａｎｄ　　ａ１．［　引ｉｎ　ｔｈｅ　ｃｉｒｃｕｉｔ　ｏｔｈｅｒ　ｔｈａｎ　ｔｈｅ　ｆａｎｏｕｔｓ　ｏｆ　ｐｒｉｍａｒｙ　ｉｎ－　Ｌａｍ　ｅｔ

．

Ｔｈｅｙ　ｐｒｏｖｅｄ　ｔｈａｔ　ｉｆ　ａ　ｐａｔｈ　Ｐ　ｉｎ　ａ　

ｉｒｃｕｉｔ　ｉｓ　ｉｎｔｅｒｎａｌｌｙ　ｆａｎｏｕｔ　ｆｒｅｅ，ａｎｄ　ｉｓ　ｎｏｎ－ｒｏｂｕｓｔｌｙ　ｐｕｔｓ，ｗｅ　ｄｕｐｌｉｃａｔｅ　ｔｈｅ　ｓｕｂｃｉｒｃｕｉｔ　ｆｅｅｄｉｎｇ　ｔｈｅ　ｆａｎｏｕｔ　ｃｕｎｔｅｓｔａｂｌｅ，ｔｈｅｎ　ａ　ｓｉｎｇｌｅ　ｓｔｕｃｋ — ａｔ　ｆａｕｌｔ　ａｔ　ｔｈｅ　ｉｎｐｕｔ　ｐｏｉｎｔ　ｓｏ　ｔｈａｔ　ｅａｃｈ　ｇａｔｅ　ｒｅｃｅｉｖｉｎｇ　ｉｎｐｕｔｓ　ｒｏｍ　ｆｔｈａｔ　ｉｎｅ　ｏｆ　Ｐ　ｉｓ　ｒｅｄｕｎｄａｎｔ．Ｔｈｕｓ，ｔｈｅｉｒ　ｏＣｆＵＳ　ｗａｓ　ｏｎ　ｔｈｅ　ｆａｎｏｕｔ　ｐｏｉｎｔ　ｈａｓ　ａ　ｓｅｐａｒａｔｅ　ｓｕｂｃｉｒｃｕｉｔ　ｃｏｎｎｅｃｔｅｄ　ｔｏ　ｆｒｓｅ　ｃａｓｅ，ｗｈｉｃｈ　ｉｓ　ｕｓｅｄ　ｔｏ　ｒｅｍｏｖｅ　ｆａｌｓｅ　ｐａｔｈｓ　ｉｔｓ　ｉｎｐｕｔ．Ｗｅ　ａｐｐｌｙ　ｕｎｆｏｌｄｉｎｇ　ｉｎ　ｔｈｉｓ　ｗａｙ　ｕｎｔｉｌ　ａｌｌ　ｃｏｎｖｅｅｌｉｍｉｎａｔｉｎｇ　ｒｅｄｕｎｄａｎｔ　ｓｔｕｃｋ—ａｔ　ｆａｕｌｔｓ．Ｈｏｗｅｖｅｒ，　ｇａｔｅｓ　ｉｎ　ｔｈｅ　ｃｉｒｃｕｉｔ　ｈａｖｅ　ｓｉｎｇｌｅ　ｆａｎｏｕｔ．Ｉｎ　ｔｈｅ　ｗｏｒｓｔ　ｂｙ　ｃａｓｅ，ｔｈｉｓ　ｍｉｇｈｔ　ｒｅｑｕｉｒｅ　ａｎ　ｅｘｐｏｎｅｎｔｉａｌ　ｃｏｍｐｌｅｘｉｔｙ　ｎｏ　ｇｅｎｅｒａｌ　ｒｅｓｕｌｔ　ｏｎ　ｔｈｅ“ｉｆ　ａｎｄ　ｏｎｌｙ　ｉｆ”ｃｏｎｄｉｔｉｏｎ　

ｂｕｔ　ｓｔｉｌｌ　ｗｅ　ｃａｎ　ｄｏ　ｉｔ　ａｔ　ｌｅａｓｔ　ｔｈｅｏｒｅｔｉｃａｌｌｙ　ｆｏｒ　ａｎｙ　ｂｅｔｗｅｅｎ　ｒｅｄｕｎｄａｎｃｙ　ｏｆ　ｓｔｕｃｋ　ｆａｕｌｔｓ　ａｎｄ　ｕｎｔｓｔｅａ－　ｌｉｔｙ　ｏｆ　ｐａｔｈ．ｄｅｌａｙ　ｆａｕｌｔｓ．ｉｎ　ａ　ｓｉｍｐｌｅ　ｏｒｆｍ，ｓｅｅｍｓ　ｃｉｒｃｕｉｔ．Ｈｏｗｅｖｅｒ，ｔｈｉｓ　ｅｘｐａｎｓｉｏｎ　ｏｆ　ｃｉｒｃｕｉｔ　ｉｓ　ｊｕｓｔ　ｂｉａｎ　ａｂｓｔｒａｃｔｉｏｎ　ｔｈａｔ　ｉｓ　ｕｓｅｄ　ｔｏ　ｐｒｏｖｅ　ｏｕｒ　ｃｌａｉｍｓ．　

ｔｏ　ｈａｖｅ　ｂｅｅｎ　ｋｎｏｗｎ．Ｔｈｅ　ｐｒｅｓｅｎｔ　ｗｏｒｋ　ｍａｋｅｓ　ｔｈｅ　

Ｆｉｇ．１　ｓｈｏｗｓ　ｔｈｅ　ｏｒｉｇｉｎａｌ　ｃｉｒｃｕｉｔ　Ｃ　ａｎｄ　ｔｈｅ　ｕｎｆｏｌｄｅｄ　ｆｏｌｌｏｗｉｎｇ　ｃｏｎｔｒｉｂｕｔｉｏｎｓ：　ｃｉｒｃｕｉｔ　Ｕ　ｆｏｒ　ａｎ　ｅｘｃｌｕｓｉｖｅ — ｏｒ　ｆｕｎｃｔｉｏｎ．Ｉｔ　ｍａｙ　ｂｅ　

・“ ｉｆ　ａｎｄ　ｏｎｌｙ　ｉｆ ”ｃｏｎｄｉｔｉｏｎｓ　ａｒｅ　ｐｒｅｓｅｎｔｅｄ　ｕｓｉｎｇ　

ｎｏｔｅｄ　ｔｈａｔ　ｏｒｆ　ｅｖｅｒｙ　ｐａｔｈ　ｐｒｅｓｅｎｔ　ｉｎ　Ｃ，ｔｈｅｒｅ　ｉｓ　ａ　ａ　ｓｉｍｐｌｅ　ｅｑｕｉｖａｌｅｎｔ　ｃｉｒｃｕｉｔ；　ｃｏｒｒｅｓｐｏｎｄｉｎｇ　ｐａｔｈ　ｉｎ　Ｕ　ａｎｄ　ｖｉｃｅ　ｖｅｒｓａ．Ｆｕｒｔｈｅｒ — 　

・ｍｕｌｔｉｐｌｙ— ｔｅｓｔａｂｌｅ　ｐａｔｈｓ　ｆｄｅｆｉｎｅｄ　ｌａｔｅｒ１　ａｒｅ　ｄｅ — 　

ｍｏｒｅ，ｅｖｅｒｙ　ｐａｔｈ　ｉｎ　Ｕ　ｕｎｉｑｕｅｌｙ　ｃｏｒｒｅｓｐｏｎｄｓ　ｔｏ　ａ　ｓｃｒｉｂｅｄ　ｉｎ　ｔｅｒｍｓ　ｏｆ　ｍｕｌｔｉｐｌｅ　ｓｔｕｃｋ— ａｔ　ｆａｕｌｔｓ　ｏｒｆ　ｔｈｅ　

ｐｒｉｍａｒｙ　ｉｎｐｕｔ（ｏｒ　ｏｎｅ　ｏｆ　ｉｔｓ　ｆａｎｏｕｔ　ｂｒａｎｃｈｅｓ　ｉｎ　ｔｈｅ　ｉｆｒｓｔ　ｔｉｍｅ；　ｃａｓｅ　ｉｔ　ｈａｓ　ｍｕｌｔｉｐｌｅ　ｆａｎｏｕｔｓ）ａｎｄ　ｖｉｃｅ　ｖｅｒｓａ　ａｓ　ｅａｃｈ　・ｖａｒｉｏｕｓ　ｄｅｌａｙ　ｆａｕｌｔ　ｃｌｓｓｉａｉｃａｔｆｉｏｎ　ｓｃｈｅｍｅｓ　ｌｉｋｅ　ｏｆ　ｔｈｅ　ｇａｔｅｓ　ｉｎ　Ｕ　ｈａｓ　ｏｎｌｙ　ａ　ｓｉｎｇｌｅ　ｆａｎｏｕｔ．Ｗｉｔｈ　ｅｖ— 　ｅｒｙ　ｐａｔｈ　Ｐ　ｉｎ　Ｃ　ｗｅ　ａｓｓｏｃｉａｔｅ　ｔｗｏ　ｓｔｕｃｋ— ａｔ　ｆａｕｌｔｓ　ｏｎ　

ｒｏｂｕｓｔ — ｔｅｓｔａｂｌｅ，ｆｕｎｃｔｉｏｎａｌ　ｓｅｎｓｔｉｚａｂｌｅ（ＦＳ）【　Ｊ，ｓｉｎ－　

ｇｌｅ　ｔｅｓｔａｂｌｅ（ＳＴ），ｍｕｌｔｉｐｌｙ　ｔｅｓｔａｂｌｅ（ＭＴ）［１４，２０】，　ｔｈｅ　ｐｒｉｍａｒｙ　ｉｎｐｕｔ　ＩＦ（ｏｒ　ｐｏｓｓｉｂｌｙ　ａ　ｆａｎｏｕｔ　ｂｒａｎｃｈ）　ｐｒｉｍｉｔｉｖｅ　ｓｉｎｇｌｅ　ｐａｔｈ　ｄｅｌａｙ　ｆａｕｌｔ（ＳＰＤＦ），ｐｒｉｍｉｔｉｖｅ　ｗｈｅｒｅ　ｔｈｅ　ｃｏｒｒｅｓｐｏｎｄｉｎｇ　ｐａｔｈ功ｉｎ　Ｕ　ｏｒｉｇｉｎａｔｅｓ．　ｍｕｌｔｉ — ｐａｔｈ　ｄｅｌａｙ　ｆａｕｌｔ　ｆＭＰＤＦ）［２１１　ａｒｅ　ｉｎｔｅｒｐｒｅｔｅｄ　

ｏｒＦ　ａ　ｒｉｓｉｎｇ（ｆａｌｌｉｎｇ）ｔｒａｎｓｉｔｉｏｎ　ａｔ　ｔｈｅ　ｉｎｐｕｔ　ｏｆ　Ｐ　

ｕｓｉｎｇ　ｔｈｅ　ｓｔｕｃｋ— ａｔ　ｆａｕｌｔ　ｍｏｄｅｌ　ａｌｏｎｅ，ｏｎ　ｔｈｅ　ｓａｍｅ　

ｗｅ　ｃｏｎｓｉｄｅｒ　ｔｈｅ　ｓｔｕｃｋ— ａｔ一０（ｓｔｕｃｋ— ａｔ一１）ｆａｕｌｔ　ｏｎ　ＩＦ　ｅｑｕｉｖａｌｅｎｔ　ｃｉｒｃｕｉｔ；　ｓ　ａｄｏｎｅ　ｂｙ　Ｍａ　ｈｉ　ｅｔ　ａ１．＿ｌ６１　ａｎｄ　Ｍａｊｕｍｄｅｒ　ｅｔ　ａ１．【　２１．　

・ａ　ｕｎｉｉｅｄ　ａｎｄ　ｃｏｍｐｌｆｅｔｅ　ｃｈａｒａｃｔｅｒｉｚａｔｉｏｎ　ｏｆ　

ｐａｔｈ．．ｄｅｌａｙ　ｆａｕｌｔｓ　ｉｓ　ｐｒｅｓｅｎｔｅｄ　ｉｎ　ｔｅｒｍｓ　ｏｆ　ｓｔｕｃｋ．．ａｔ　ｆａｕｌｔｓ．　

３　Ｓｔｕｃｋ－ａｔ　Ｆａｕｌｔｓ　ｉｎ　Ｕｎｆｏｌｄｅｄ　Ｃｉｒｃｕｉｔ　ａｎｄ　Ｐａｔｈ　Ｃｌａｓｓｉｉｃａｔｉｆｏｎｓ　

（ａ）　

（ｂ）　Ｐａｔｈ— ｄｅｌａｙ　ｆａｕｌｔｓ　ｈａｖｅ　ｂｅｅｎ　ｄｉｖｉｄｅｄ　ｉｎｔｏ　ｄｉｆ－　

Ｆｉｇ．１．（ａ）Ｏｒｉｇｉｎａｌ　ｃｉｒｃｕｉｔ　Ｃ．（ｂ）Ｕｎｆｏｌｄｅｄ　ｃｉｒｃｕｉｔ　Ｕ　

ｆｅｒｅｎｔ　ｃｌａｓｓｅｓ　ｂｙ　ｖａｒｉｏｕｓ　ｇｒｏｕｐｓ　ｗｏｒｋｉｎｇ　ｉｎ　ｄｅ— 　

ａｙ　ｆａｕｌｔ　ｔｅｓｔｉｎｇ．Ｔｈｅ　ｌａｔｅｓｔ　ｓｕｍｍａｒｙ　ａｐｐｅａｒｓ　ｉｎ　Ａｎ　ｕｎｆｏｌｄｅｄ　ｃｉｒｃｕｉｔ　ｉｓ　ｅｑｕｉｖａｌｅｎｔ　ｔｏ　ｌｅａｆ－　ｌＦｉｇ．２［　。一　１ｄａｇ［１３　１７］ＨｏＴｈｅ　ｄｅｆｉｎｉｔｉｏｎｓ　ａｎｄ　ｍｅａｎｉｎｇ　ｏｆ　ａｂｂｒｅ— 　ｗｅｖｅｒ，ｌｅａｆ－ｄａｇ　ｒｅｑｕｉｒｅｓ　ａｎ　ａｄｄｉｔｉｏｎａｌ　．

．

ｏｎｓ　ａｒｅ　ｅｘｐｌａｉｎｅｄ　ｌａｔｅｒ．　ｓｔｅｐ　ｏｆ　ｐｒｅｐｒｏｃｅｓｓｉｎｇ　ｆｏｒ　ｍｏｖｉｎｇ　ｔｈｅ　ｉｎｖｅｒｓｉｏｎｓ　ｔｏ　ｖｉａｔｉ

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Ｓｕｂｈａｓｈｉｓ　Ｍａｊｕｍｄｅｒ　ｅｔ　ａ１．：Ａ　Ｎｅｗ　Ｃｌａｓｓｉｉｃｆａｔｉｏｎ　ｏｆ　Ｐａｔｈ— Ｄｅｌａｙ　Ｆａｕｌｔ　Ｔｅｓｔａｂｉｌｉｔｙ　Ｌａｍ　ｅｔ　ａ１．　

（ＩＥＥＥ —

Ｎ

ｏｎ— ＲＤ　

ＴＣＡＤ’ ９５）　

Ｃｈｅｎｇ　ａｎｄ　Ｃｈｅｎ　

９５７　

ＲＤ　

Ｒｏｂｕｓｔ　Ｎｏｎ—ｒｏｂｕｓｔ　Ｆｕｎｃｔｉｏｎａ１　Ｒ

（ＩＥＥＥＴＣＡＤ’ ９６）　

ｔｅｓｔａｂｌｅ　ｔｅｓｔａｂｌｅ　

—

Ｇｈａｒａｙｂｅｈ　ｅｔ　ａ１．　

Ｓｉｎｇｌｙ—ｔｅｓｔａｂｌｅ　

（ＪＥＴＴＡ’ ９７）　Ｓｉｖａｒａｍａｎ　ａｎｄ　Ｓｔｒｏｉｗａｓ　．

（ＶＬＳＩ　Ｄｅｓｉｇｎ’ ９７）　

Ｐｒｉｍｉｔｉｖｅ　ＳＰＤＦ　

ｓｅｎｓｉｔｉｚａｂ１ｅ　

ｅｄｕｎｄａｎｔ　

Ｍｕｌｔｉｐｌｙ— 　Ｓ　ｎｇｌｙ—ｔｅｓｔａｂｌｅ　

ｔｅｓｔａｂｌｅ　ｄ　ｅｐｅｎｄｅｎｔ　Ｐｒｉｍｉｔｉｖｅ　Ｐｒｉｍｉｔｉｖｅ～　ＭＰＤＦ　ｄｅｐｅｎｄｅｎｔ　

Ｆｉｇ．２．Ｃｌａｓｓｉｉｃａｔｉｆｏｎｓ　ｏｆ　ｐａｔｈ— ｄｅｌａｙ　ｆａｕｌｔｓ　

Ｇｈａｒａｙｂｅｈ　ｅｔ　ａ１． ’ ｓ　Ｃｌａｓｓ　疗ｃａｔｉｏｎ［１４Ｊ．　Ｉｎ　ｔｈｉｓ　

ｐｌｉｅｄ　ａｔ　ｔｈｅ　ｐｒｉｍａｒｙ　ｉｎｐｕｔｓ　ｆ　ｏｔｈｅ　ｃｏｍｐｏｎｅｎｔ　ｐａｔｈｓ，　

ｃｌａｓｓｉｉｃｆａｔｉｏｎ，ｐａｔｈｓ　ａｒｅ　ｇｒｏｕｐｅｄ　ｉｎｔｏ　ｔｈｒｅｅ　ｃａｔ — 　

ａｎｄ（ｉｉ）ａｌｌ　ｓｉｄｅ — ｉｎｐｕｔｓ　ｔｏ　ｔｈｅ　ｓｅｔ　ｆ　ｏｐａｔｈｓ　ａｒｅ　ｎｏｎ— 　

ｅｇｏｒｉｅｓ：ｓｉｎｇｌｙ— ｔｅｓｔａｂｌｅ，ｍｕｌｔｉｐｌｙ—ｔｅｓｔａｂｌｅ　ａｎｄ　ＳＴ－　

ｃｏｎｔｒｏｌｌｉｎｇ　ｕｎｄｅｒ　ｖ２．　

ｄｅｐｅｎｄｅｎｔ．　

Ｌｅｔ　ｕｓ　ｃｏｎｓｉｄｅｒ　ｔｈｅ　ｃｉｒｃｕｉｔ　ｏｆ　Ｆｉｇ．１　ａｇａｉｎ．　Ａ　

Ｄｅｆｉｎｉｔｉｏｎ　３．１　ｒＦｕｎｃｔｉｏｎａ１）．　Ａ　ｐａｔｈ　ｉｓ　ｓｉｎｇｌｙ— ｔｅｓｔａｂｌｅ（Ｓ　ｆｏｒ　ａ　ｄｅｌａｙ　ｆａｕｌｔ　ａｎｄ　ｏｎｌｙ　

ｐｈｙｓｉｃａｆ　ｐａｔｈ　ｉｓ　ａ　ｃｏｎｔｉｎｕｏｕｓ　ｓｅｑｕｅｎｃｅ　ｏｆ　ｇａｔｅｓ　ａｎｄ　

ｌｉｎｅｓ　ｓｔａｒｔｉｎｇ　ｆｒｏｍ　ａ　ｐｒｉｍａｒｙ　ｉｎｐｕｔ　ｔｏ　ｓｏｍｅ　ｐｒｉ — 　ａ　ｔｅｓｔ　ｇｕａｒａｎｔｅｅｓ　ｄｅｔｅｃｔｉｏｎ，ｇｉｖｅｎ　ｔｈａｔ　ｉｔ　ｉｓ　ｔｈｅ　ｍａｒｙ　ｏｕｔｐｕｔ．Ａ　ｌｏｇｉｃａｌ　ｐａｔｈ　ｉｓ　ａ　ｐｈｙｓｉｃａｌ　ｐａｔｈ　ｗｉｔｈ　

ｏｎｌｙ　ｆａｕｌｔ　ｐｒｅｓｅｎｔ　ｉｎ　ｔｈｅ　ｃｉｒｃｕｉｔ［１４］．Ａｎ　ＳＴ　ｐａｔｈ　ｉｓ　ａｌｓｏ　ｃａｌｌｅｄ　ａ　ｎｏｎ— ｒｏｂｕｓｔｌｙ　ｔｅｓｔａｂｌｅ　ｐａｔｈ．　

ａ　ｔｒａｎｓｉｔｉｏｎ　ｄｉｒｅｃｔｉｏｎ下（ｒｉｓｉｎｇ）ｏｒ　Ｊ，（ｆａｌｌｉｎｇ）ａｔ　ｉｔｓ　ｉｎｐｕｔ．Ｏｕｔ　ｏｆ　ｔｈｅ　ｔｗｅｌｖｅ　ｌｏｇｉｃａｌ　ｐａｔｈｓ　ｉｎ　ｔｈｉｓ　ｃｉｒ — 　

Ｄｅｆｉｎｉｔｉｏｎ　３．２（Ｓｔｒｕｃｔｕｒａ１）．　Ａ　ｐａｔｈ　ｉｓ　ｃｕｉｔ，ｏｎｌｙ　ｔｗｏ　ｐａｔｈｓ，Ｊ，１－３— ４— ６— ７　ａｎｄ　Ｊ，２－３— ５— ６— ７，　　ｏｔｈｅｒ　ｐａｔｈｓ　ａｒｅ　ＳＴ．Ｉｎ　ｔｈｅ　ｓｉｎｇｌｙ — ｔｅｓｔａｂｌｅ（Ｓ　ｆｏｒ　ａ　ｄｅｌａｙ　ｆａｕ此ｔ厂ａｎｄ　ｏｎｌｙ　ａｒｅ　ＳＴ—ｄｅｐｅｎｄｅｎｔ．Ａｌｌｔ厂ｔｈｅｒｅ　ｅｘｉｓｔｓ　ａ　ｖｅｃｔｏｒ－ｐａｉｒ（Ｖｌ，ｕ２）ｓｕｃｈ　ｔｈａｔ：（ｉ）ａ　ｕｎｆｏｌｄｅｄ　ｃｉｒｃｕｉｔ，ｔｈｅ　ｃｏｒｒｅｓｐｏｎｄｉｎｇ　ｐａｔｈｓ　ａｒｅ　Ｊ，１ — 　ｔｒａｎｓｉｔｉｏｎ　ｗｉｔｈ　ａｐｐｒｏｐｒｉａｔｅ　ｄｉｒｅｃｔｉｏｎ　ｉｓ　ａｐｐｌｉｅｄ　ａｔ　３。４— ６— ７　ａｎｄ　Ｊ，２— ３ｒ＿５— ６— ７．Ｔｈｅ　ｓｔｕｃｋ— ａｔ一１　ｆａｕｌｔｓ　ｏｎ　

ｔｈｅ　ｐａｔｈ　ｉｎｐｕｔ，ａｎｄ（ｉｉ）ａｌｌ　ｓｉｄｅ — ｉｎｐｕｔｓ　ｏｆ　ｔｈｅ　ｐａｔｈ　

ｔｈｅ　ｆａｎｏｕｔ　ｂｒａｎｃｈｅｓ　ｒｏｍ　ｆｉｎｐｕｔ　１　ｔｏ　ｇａｔｅ　３　ｆｈｅｎｃｅ — 　

ａｒｅ　ｎｏｎ— ｃｏｎｔｒｏｌｌｉｎｇ　ｉｎ　ｖ２．　

ｏｒｆｔｈ　ｄｅｎｏｔｅｄ　ａｓ　１－３１　ａｎｄ　ｏｎ　２— ３　ａｒｅ　ｒｅｄｕｎｄａｎｔ　ａｓ　

Ｉｎ　ｔｈｅ　ｌｉｔｅｒａｔｕｒｅ，ｔｈｅ　ｓａｍｅ　ｃｏｎｄｉｔｉｏｎｓ　ｄｅｉｎｅｆ　ａ　ｓｈｏｗｎ　ｉｎ　Ｆｉｇ．３．Ｒｅｓｔ　ｏｆ　ｔｈｅ　ｔｅｎ　ｓｔｕｃｋ— ａｔ　ｆａｕｌｔｓ　ａｒｅ　ｎｏｎ— ｒｏｂｕｓｔ　ｔｅｓｔ　ｆｏｒ　ａ　ｐａｔｈ．　

ａｌｌ　ｔｅｓｔａｂｌｅ．Ｔｈｅ　ｔｗｏ　ｒｅｄｕｎｄａｎｔ　ｓｔｕｃｋ．ａｔ　ｆａｕｌｔｓ　ａｒｅ　

ＢＹ　ｄｅｆｉｎｉｔｉｏｎ．ａｎ　ＳＴ　ｐａｔｈ　ｍｕｓｔ　ｈａｖｅ　ａ　ｎｏｎ— 　ｏｆ　ｔｈｅ　ｔｙｐｅ　ｕｎｄ　ｖａｂｌｅ　ｆ　ａ　ｆａｕｌｔ　ｔｈａｔ　ｃａｎｎｏｔ　ｂｅ　ｅｘｏ　ｒｏｂｕｓｔ　ｄｅｌａｙ　ｔｅｓｔ．

Ｈｏｗｅｖｅｒ，ｉｔ　ｉｓ　ｐｏｓｓｉｂｌｅ　ｔｏ　ｃｉｔｅｄ　ａｎｄ　ｐｒｏｐａｇａｔｅｄ　ｔｏ　ｏｂｓｅｒｖａｂｌｅ　ｏｕｔｐｕｔｓ　ｓｉｍｕｌ — 　

ｈａｖｅ　ｔｅｓｔａｂｌｅ　ｐａｔｈｓ　ｔｈａｔ　ａｒｅ　ｎｏｔ　ＳＴ．Ｓｏｍｅ　ｓｉｎｇｌｙ－　ｔａｎｅｏｕｓｌｙ１．Ｍａｉｕｍｄｅｒ　ｅｔ　ａ１．ｃｏｒｒｅｃｔｌｙ　ｐｒｅｄｉｃｔｅｄ　ｕｎｔｅｓｔａｂｌｅ　ｐａｔｈｓ　ｃａｎ　ｂｅ　ｔｅｓｔｅｄ　ｉｎ　ｇｒｏｕｐｓ，ｉ．ｅ．，ａ　ｔｅｓｔ　ｔｈｅ　ｕｎｔｅｓｔａｂｉｌｉｔｙ　ｏｆ　ｔｈｅ　ｔｗｏ　ｐａｔｈｓ　ｓｐｅｃｉｉｅｄ　ｆａｂｏｖｅ　ｉｎ　ｈｅ　ｕｎｆｏｌｄｅｄ　ｃｉｒｃｕｉｔ［１２　ＪＨｅｒｃａｎ　ｂｅ　ｆｏｕｎｄ　ｗｈｅｎ　ｓｅｖｅｒａｌ　ｐａｔｈｓ　ａｒｅ　ｓｉｍｕｌｔａｎｅｏｕｓｌｙ　ｔｅ．ｗｅ　ｅｓｔａｂｌｉｓｈ　ｔｈｅ　ｆａｃｔ　．

ｆａｕｌｔｙ．Ｗｅ　ｃａｌｌ　ａ　ｇｒｏｕｐ　ｍｉｎｉｍａｌ　ｉｆ　ｒｅｍｏｖａｌ　ｏｆ　ａｎｙ　ｔｈａｔ　ｔｅｓｔａｂｉｌｉｔｙ　ｏｆ　ａｎｙ　ｐａｔｈ— ｄｅｌａｙ　ｆａｕｌｔ　ｉｓ　ｓｔｒｏｎｇｌｙ　

ｓｉｎｇｌｅ　ｐａｔｈ　ｌｅａｖｅｓ　ｔｈｅ　ｇｒｏｕｐ　ｕｎｔｅｓｔａｂｌｅ．Ｃｏｎｓｉｄｅｒ　ｒｅｌａｔｅｄ　ｔｏ　ｔｈｅ　ｄｅｔｅｃｔａｂｉｌｉｔｙ　ｏｆ　ｓｏｍｅ　ｓｔｕｃｋ— ａｔ　ｆａｕｌｔｓ　ｔｈｅ　ｆｏｌｌｏｗｉｎｇ　ｃａｓｅｓ　ｆｏｒ　ａ　ｓｉｎｇｌｙ— ｕｎｔｅｓｔａｂｌｅ　ｐａｔｈ　Ａ．　

ｉｎ　ｔｈｅ　ｕｎｆｏｌｄｅｄ　ｃｉｒｃｕｉｔ．Ｆｏｒ　ａ　ｐａｔｈ— ｄｅｌａｙ　ｆａｕｌｔ　ｉｎ　ａ　

１１　Ｉｆ　ａｎｙ　ｔｅｓｔａｂｌｅ　ｍｉｎｉｍａｌ　ｇｒｏｕｐ　ｏｆ　ｐａｔｈｓ　ｔｈａｔ　ｍｕｌｔｉ — ｏｕｔｐｕｔ　ｃｉｒｃｕｉｔ　ｄｅｔｅｃｔａｂｉｌｉｔｙ　ｏｆ　ａ　ｓｔｕｃｋ－ａｔ　ｆａｕｌｔ　ｃｏｎｔａｉｎｓ　Ａ，ａｌｓｏ　ｃｏｎｔａｉｎｓ　ａｔ　ｌｅａｓｔ　ｏｎｅ　ＳＴ　ｐａｔｈ，　ｓｈｏｕｌｄ　ｂｅ　ｃｏｎｓｉｄｅｒｅｄ　ａｔ　ｔｈｅ　ｃｏｒｒｅｓｐｏｎｄｉｎｇ　ｏｕｔｐｕｔ．　ｔｈｅｎ　Ａ　ｉｓ　ｃａｌｌｅｄ　ａ　ｓｉｎｇｌｙ— ｔｅｓｔａｂｌｅ— ｄｅｐｅｎｄｅｎｔ｛ＳＴ— 　

ｄｅｐｅｎｄｅｎｔ１　ｐａｔｈ［１４　Ｊ．Ｗｅ　ｃｏｎｃｌｕｄｅ　ｔｈａｔ　Ａ　ｎｅｅｄ　ｎｏｔ　ｂｅ　ｔｅｓｔｅｄ　ｓｉｎｃｅ　ｉｔ　ｗｉｌｌ　ｎｏｔ　ｃａｕｓｅ　ａｎ　ｉｎｃｏｒｒｅｃｔ　ｏｐｅｒ— 　ａｔｉｏｎ　ｉｎ　ａ　ｃｉｒｃｕｉｔ　ｔｈａｔ　ｈａｓ　ｐａｓｓｅｄ　ｔｈｅ　ｔｅｓｔｓ　ｆｏｒ　ａｌｌ　ＳＴ　ｐａｔｈｓ．　

２１　Ｉｆ　ｎｏｎｅ　ｏｆ　ｔｈｅ　ｔｅｓｔａｂｌｅ　ｇｒｏｕｐｓ　ｏｆ　ｐａｔｈｓ　ｔｈａｔ　ｃｏｎｔａｉｎ　Ａ，ｉｎｃｌｕｄｅｓ　ａｎｙ　ＳＴ　ｐａｔｈ，ｔｈｅｎ　Ａ　ｉｓ　ｃａｌｌｅｄ　

ａ　ｍｕｌｔｉｐｌｙ — ｔｅｓｔａｂｌｅ（Ｍ　ｐａｔｈ．　Ｄｅｆｉｎｉｔｉｏｎ　３．３　ｒｕｎｃＦｔｉｏｎａ１）．　Ａ　ｐａｔｈ　ｉｓ　

ｍｕｌｔｉｐｌｙ— ｔｅｓｔａｂｌｅ（Ｍ　

ａｎｄ　ｏｎｌｙ　ａ　ｔｅｓｔ　ｅｘｉｓｔｓ　

ｊｏ　ａ　ｓｅｔ　ｏｆ　ｓｉｍｕｌｔａｎｅｏｕｓｌｙ如ｕｌｔｙ　ｐａｔｈｓ。ｎｏｎｅ　ｏｆ　ｗｈｉｃｈ　ｉｓ　Ｓ　２ｏ１．　

Ｆｉｇ．３．Ｓｉｎｇ１ｙ—ｔｅｓｔａｂ１ｅ　ｐａｔｈｓ　

Ｔｈｅｏｒｅｍ　３．１．Ａ　ｐａｔｈ — ｄｅｌａｙ　ｆａｕｌｔ下Ｐ（Ｊ，Ｐ）　佗　ａ　ｃｉｒｃｕｉｔ　ｉｓ　ＳＴ　ａｎｄ　ｏｎｌｙ霹ｔｈｅ　ｓｔｕｃｋ — ａｔ一０（１、扣ｕｌｔ　

　ｔｈｅ　ｆａｎｏｕｔ　ｂｒａｎｃｈ　ｆ　ｏｔｈｅ　ｉｎｐｕｔ　ｏｒ　ｔｈｅ　ｉｎｐｕｔ　ｌｉｎｅ　Ｄｅｆｉｎｉｔｉｏｎ　３．４（Ｓｔｒｕｃｔｕｒａ１）．　Ａ　ｐａｔｈ　ｉｓ　ａｔｔｓｅｌｆ（　ｉｔ　ｈａｓ　ｎｏ　ｆａｎｏｕｔ）ｏｆ　ｔｈｅ　ｃｏｒｒｅｓｐｏｎｄｉｎｇ　ｐａｔｈ　ｍｕｌｔｉｐｌｙ — ｔｅｓｔａｂｌｅ　Ｍ　ａｎｄ　ｏｎｌｙ　｛ｏｒ　ａ　ｓｅｔ　ｉｎ　ｔｈｅ　ｕｎｆｏｌｄｅｄ　ｃｉｒｃｕｉｔ　ｉｓ　ｔｅｓｔａｂｌｅ．　ｆ　ｏｓｉｎｇｌｙ — ｕｎｔｅｓｔａｂｌｅ　ｐａｔｈｓ　ｉｎｃｌｕｄｉｎｇ　ｔｈｅ　ｔａｒｇｅｔ　ＭＴ　ｉｐａｔｈ，ｔｈｅｒｅ　ｅｘｉｓｔｓ　ａ　ｐａｔｔｅｒｎ－ｐａｉｒ（　１，ｖ２）ｓｕｃｈ　ｔｈａｔ：　Ｐ加ｏｆ．Ｓｕｐｐｏｓｅ个Ｐ　ｉｓ　ｔｅｓｔａｂｌｅ．Ｔｈｅｎ　ｂｙ　ｄｅｔ— ｆ　

（ｉ）ｔｒａｎｓｉｔｉｏｎｓ　ｗｉｔｈ　ａｐｐｒｏｐｒｉａｔｅ　ｄｉｒｅｃｔｉｏｎｓ　ａｒｅ　ａｐ一　ｎｉｔｉｏｎ，ｔｈｅｒｅ　ｅｘｉｓｔｓ　ａ　ｖｅｃｔｏｒ　ｐａｉｒ（ｏ１，，，０２）ｔｈａｔ　ａｌ＞　


Ｊ．Ｃｏｍｐｕｔ．Ｓｃｉ．＆Ｔｅｃｈｎｏ１．，Ｎｏｖ．２００４，Ｖｏ１．１９，Ｎｏ．６　

９５８　

ｐｌｉｅｓ　ａ　ｒｉｓｉｎｇ　ｔｒａｎｓｉｔｉｏｎ　ａｔ　ｔｈｅ　ｉｎｐｕｔ　ｏｆ　Ｐ　ａｎｄ　ａｌｌ　ｔｗｏ　ｓｉｎｇｌｅ　ｓｔｕｃｋ— ａｔ　ｆａｕｌｔｓ　ｉｓ　ｒｅｍｏｖｅｄ，ｉ．ｅ．，ｒｅｐｌａｃｅｄ　ｓｉｄｅ．ｉｎｐｕｔｓ　ｏｆ　ｔｈｅ　ｐａｔｈ　ａｒｅ　ｎｏｎ－ｃｏｎｔｒｏｌｌｉｎｇ　ｕｎｄｅｒ　ｂｙ　ｃｏｎｓｔａｎｔ　ｌｏｇｉｃ　１．ｔｈｅ　ｏｔｈｅｒ　ｓｉｎｇｌｅ　ｓｔｕｃｋ— ａｔ　ｆａｕｌｔ　

ｖ２．Ｕｎｆｏｌｄｉｎｇ　ｋｅｅｐｓ　ｔｈｅ　ｔｏｐｏｌｏｇｙ　ｏｆ　ｔｈｅ　ｃｉｒｃｕｉｔ　ｎｏ　ｌｏｎｇｅｒ　ｒｅｍａｉｎｓ　ｒｅｄｕｎｄａｎｔ．　ｕｎｃｈａｎｇｅｄ，ａｌｔｈｏｕｇｈ　ｄｕｐｌｉｃａｔｉｏｎ　ｏｆ　ｓｏｍｅ　ｐｏｒｔｉｏｎｓ　ｍａｙ　ｃａｕｓｅ　ｐｏｓｓｉｂｌｅ　１ｏｇｉｃａ１　ｒｅｄｕｎｄａｎｃｉｅｓ．Ａｓ　ｔｈｅ　ｕｎ．　ｆｏｌｄｅｄ　ｃｉｒｃｕｉｔ　Ｕ　ｐｒｅｓｅｒｖｅｓ　ｔｈｅ　ｆｕｎｃｔｉｏｎ　ｏｆ　ｔｈｅ　ｏｒｉｇｉ．　ｎａｌ　ｃｉｒｃｕｉｔ，ｕｎｄｅｒ　ｔｈｅ　ｖｅｃｔｏｒ　ｔ，２，ｔｈｅ　ｓｔｕｃｋ．ａｔ．０　ｆａｕｌｔ　

ａｔ　ｔｈｅ　ｉｎｐｕｔ　Ｍｎｏｕｔ　ｂｒａｎｃｈ　ｏｆ　Ｐ　ｗｉｌｌ　ｂｅ　ｅｘｃｉｔｅｄ　ｗｉｔｈ　

２　１０　

１ｏｇｉｃ　１　ｂｏｔｈ　ｉｎ　Ｃ　ａｎｄ　Ｕ．Ａｓ　ｎｏｎ．ｃｏｎｔｒｏｌｌｉｎｇ　ｖａｌｕｅｓ　ａｐｐｅａｒ　ａｔ　ａｌ１　ｓｉｄｅ．ｉｎｐｕｔｓ　ｏｆ　Ｐ．ｔｈｅ　ｒｅｑｕｉｒｅｄ　ｓｔｕｃｋ－ａｔ　ｆａｕｌｔ　ｗｉｌｌ　ｂｅ　ｔｅｓｔａｂｌｅ　ｉｎ　Ｕ．　

Ｉｆ个Ｐ　ｉｓ　ｕｎｔｅｓｔａｂｌｅ，ｔｈｅｎ　ａ　ｖｅｃｔｏｒ　Ｐａｉｒ　ｔｈａｔ　ｐｒｏｄｕｃｅｓ　ａ　ｒｉｓｉｎｇ　ｔｒａｎｓｉｔｉｏｎ　ａｔ　ｔｈｅ　ｉｎｐｕｔ　ｏｆ　Ｐ　ｆａｉｌｓ　ｔｏ　ｓｔａｔｉｃａｌｌｙ　ｓｅｎｓｉｔｉｚｅ　ｔｈｅ　ｐａｔｈ　Ｐ　ｕｎｄｅｒ　ｔ，２．　Ｉｎ　

３　

Ｆｉｇ．４．Ｍｕｌｔｉｐｌｙ－ｔｅｓｔａｂｌｅ　ｐａｔｈｓ　

ｏｔｈｅｒ　ｗｏｒｄｓ，ｔｈｅ　ｃｏｒｒｅｓｐｏｎｄｉｎｇ　ｓｔｕｃｋ．ａｔ．０　ｆａｕｌｔ　ｉｎ　Ｕ　ｗｉｌｌ　ｂｅ　ｕｎｄｒｉｖａｂｌｅ　ｒｅｄｕｎｄａｎｔ．Ｔｈｉｓ　ｈａｐｐｅｎｓ　ｂｅ－　

Ｆｉｎａｌｌｙ，ｉｆ　ｔｈｅｒｅ　ｅｘｉｓｔｓ　ａ　ｐａｔｈ　ｗｈｏｓｅ　ｃｏｒｒｅｓｐｏｎｄ．　

ｎｇ　ｓｔｕｃｋ．ａｔ　ｆａｕｌｔ　ｉｎ　ｔｈｅ　ｕｎｆｏｌｄｅｄ　ｃｉｒｃｕｉｔ　ｉｓ　ｒｅｄｕｎ－　ｃａｕｓｅ　ｔｈｅ　ｓｔｕｃｋ．ａｔ　ｆａｕｌｔ　ｏｆ　ｏｕｒ　ｉｎｔｅｒｅｓｔ　ｉｓ　ｏｂｓｅｒｖａｂｌｅ　ｉｄａｎｔ　ａｎｄ　ｉｆ　ｔｈａｔ　ｆａｕｌｔ　ｄｏｅｓ　ｎｏｔ　ｏｆｒｍ　ａ　ｔｅｓｔａｂｌｅ　ｏｎｌｙ　ａｌｏｎｇ　ｐａｔｈ　Ｐ　ａｎｄ　ｎｏｔ　ｔｈｒｏｕｇｈ　ａｎｙ　ｏｔｈｅｒ　ｐａｔｈ．　ｔｉ．．ｆａｕｌｔ　ｗｉｔｈ　ａｎｙ　ｏｔｈｅｒ　ｕｎｔｅｓｔａｂｌｅ　ｓｉｎｇｌｅ　ｓｔｕｃｋ．．　Ｔｈｕｓ　ｉｎ　Ｆｉｇ．１，ｔｈｏｕｇｈ　Ｃ　ｗａｓ　ｓｔｕｃｋ．ａｔ　ｆａｕｌｔ　ｉｒｒｅｄｕｎ．　ｍｕｌａｔ　ｆａｕｌｔ　ｏｎ　ｓｏｍｅ　ｉｎｐｕｔ　ｌｉｎｅ，ｔｈｅｎ　ｉｔ　ｉｓ　ａｎ　ＳＴ．　ｄａｎｔ，Ｕ　ｈａｓ　ｔｗｏ　ｒｅｄｕｎｄａｎｔ　ｓｔｕｃｋ．ａｔ　ｆａｕｌｔｓ　ａｓ　ｔｈｅ　ｎｔ　ｐａｔｈ．Ｔｈｅｓｅ　ａｒｅ　ｔｈｅ　ｆａｌｓｅ　ｐａｔｈｓ　ａｃｃｏｒｄ．　ｏｂｓｅｒｖａｂｉｌｉｔｙ　ｏｆ　ｔｈｅ　ｆａｕｌｔｓ　ｂｅｃｏｍｅｓ　ｍｏｒｅ　ｒｅｓｔｒｉｃｔｅｄ　ｄｅｐｅｎｄｅｉｎｇ　ｔｏ　Ｇｈａｒａｙｂｅｈ　ｅｔ　０Ｚ． ’ ｓ　ｃｌｓａｓｉｉｆｃａｔｉｏｎ［１４ｊｉｎ　．Ｔｈｅ　ｐｒｏｏｆ　ｆｏｒ　Ｊ，Ｐ　ｏｌｆｌｏｗｓ　ｅａｓｉｌｙ．　口　．　

Ｎｅｘｔ，ｗｅ　ｄｅｒｉｖｅ　ａ　ｓｉｍｉｌａｒ　ｒｅｓｕｌｔ　ｏｒｆ　ＭＴ　ｐａｔｈｓ．　

Ｒｏｂｕｓｔ　Ｔｅｓｔａｂｉｌｉｔｙ．Ｗｅ　ｎｏｗ　ｃｈａｒａｃｔｅｒｉｚｅ　ｔｈｅ　

Ｔｈｅｏｒｅｍ　３．２．Ａ　ｓｅｔ　ｏｆｌｏｇｉｃａｌｐａｔｈｓ　Ｓ　ｉｎ　ａ　ｃｉｒ－　ｎ　Ｃ．Ａ　ｒｏｂｕｓｔ　ｔｅｓｔ　ｃｕｉｔ　ｉｓ　ＭＴ对ａｎｄ　ｏｎｌｙ讨ｉｎ　ｔｈｅ　ｕｎｆｏｌｄｅｄ　ｃｉｒｃｕｉｔ　Ｕ　ａ　ｐａｔｈ　ｔｏ　ｈａｖｅ　ａ　ｒｏｂｕｓｔ　ｔｅｓｔ　ｉｃｏｎｄｉｔｉｏｎｓ　ｏｎ　ｓｔｕｃｋ．ａｔ　ｆａｕｌｔｓ　ｉｎ　Ｕ　ｔｈａｔ　ｗｉｌｌ　ｅｎｓｕｒｅ　

ｄ　ｔｈｅ　ｍｕｌｔｉｐｌｅ　ｓｔｕｃｋ — ａｔ　ｆａｕｌｔ（ｃｏｎｓｔｉｔｕｔｉｎｇ　ｔｈｅ　ｓｉｎｇｌｅ　ｆｏｒ　ａ　ｐａｔｈ．ｄｅｌａｙ　ｆａｕｌｔ　ｉｓ　ａ　ｔｅｓｔ　ｗｈｉｃｈ　ｒｅｍａｉｎｓ　ｖａｌｉｏｎｇ　ｏｔｈｅｒ　ｓｔｕｃｋ — ａｔ　ｆａｕｌｔｓ　ｃｏｒｒｅｓｐｏｎｄｉｎｇ　ｔｏ　ｔｈｅ　ｐａｔｈｓ　ｉｎ　Ｓ）ｉｓ　ｅｖｅｎ　ｉｎ　ｔｈｅ　ｐｒｅｓｅｎｃｅ　ｏｆ　ｄｅｌａｙ　ｆａｕｌｔｓ　ａｌｈｓ．Ｉｔ　ｉｓ　ａ　ｎｏｎ．ｒｏｂｕｓｔ　ｔｅｓｔ　ｗｉｔｈ　ａｎ　ａｄｄｉｔｉｏｎａｌ　ｔｅｓｔａｂｌｅ．Ｅａｃｈ　ｏｆ　ｔｈｅｓｅ　ｓｉｎｇｌｅ　ｓｔｕｃｋ．ａｔ　ｆａｕｌｔｓ　ｍｕｓｔ　ｐａｔｂｅ　ｉｎｄｉｖｉｄｕａｌｌｙ　ｒｅｄｕｎｄａｎｔ．　 ’ Ｄ　

ｃｏｎｄｉｔｉｏｎ：ｉｆ　ｉｎ　ｔｈｅ　ｓｅｃｏｎｄ　ｖｅｃｔｏｒ　ａｎ　ｏｎ．ｐａｔｈ　ｉｎｐｕｔ　

ｏ　ｓｏｍｅ　ｇａｔｅ　ｔａｋｅｓ　ｔｈｅ　ｃｏｎｔｒｏｌｈｎｇ　ｖａｌｕｅ，ｔｈｅｎ　ａｌｌ　Ｌｅｔ　ｔｈｅ　ｓｅｔ　ｏｆ　ｐａｔｈｓ　Ｓ　ｂｅ　ＭＴ．Ｈｅｎｃｅ　ｔ

ｄｅ－ｉｎｐｕｔｓ　ｔｏ　ｔｈａｔ　ｇａｔｅ　ｍｕｓｔ　ｂｅ　ｓｔａｂｌｅ　ａｔ　ｔｈｅ　ｎｏｎ．　ｅａｃｈ　ｐａｔｈ　ｉｎ　Ｓ　ｉｓ　ｓｉｎｇｌｙ　ｕｎｔｅｓｔａｂｌｅ　ｂｙ　ｄｅｉｎｉｆｔｉｏｎ．　ｓｉＢｙ　Ｔｈｅｏｒｅｍ　３．１．ｅａｃｈ　ｏｆ　ｔｈｅ　ｃｏｒｒｅｓｐｏｎｄｉｎｇ　ｓｔｕｃｋ．ａｔ　ｃｏｎｔｒｏｌｌｉｎｇ　ｖａｌｕｅ　ｏｒｆ　ｂｏｔｈ　ｖｅｃｔｏｒｓ．Ｆｏｒ　ａ　ｎｏｎ．ｒｏｂｕｓｔ　ｆａｕｌｔｓ　ｉｎ　Ｕ　ｉｓ　ｒｅｄｕｎｄａｎｔ．Ｎｏｗ，ｔｈｅｒｅ　ｅｘｉｓｔｓ　ａ　ｖｅｃｔｏｒ　ｔｅｓｔ，ｉｔ　ｉｓ　ｅｎｏｕｇｈ　ｔｏ　ｈａｖｅ　ｔｈｅ　ｎｏｎ．ｃｏｎｔｒｏｌｌｉｎｇ　ｖａｌｕｅ　

ｐａｉｒ（Ｖｌ，ｖ２）ｔｈａｔ　ａｐｐｌｉｅｓ　ａｐｐｒｏｐｒｉａｔｅ　ｔｒａｎｓｉｔｉｏｎｓ　ａｔ　

ａｔ　ｓｉｄｅ－ｉｎｐｕｔｓ　ｏｎｌｙ　ｉｎ　ｔｈｅ　ｓｅｃｏｎｄ　ｖｅｃｔｏｒ．Ａ　ｒｏｂｕｓｔ　

ｅｓｔ　ｉｓ　ａｌｓｏ　ａ　ｎｏｎ— ｒｏｂｕｓｔ　ｔｅｓｔ，ｂｕｔ　ｔｈｅ　ｃｏｎｖｅｒｓｅ　ｉｓ　ｐａｔｈ　ｉｎｐｕｔｓ　ａｎｄ　ｓｅｔｓ　ａｌｌ　ｓｉｄｅ－ｉｎｐｕｔｓ　ｔｏ　ｔｈｅ　ｐａｔｈｓ　Ｓ　ｔｔｏ　ｎｏｎ－ｃｏｎｔｒｏｌｌｉｎｇ　ｖａｌｕｅｓ　ｕｎｄｅｒ　ｔ，２．Ｔｈｅ　ａｂｏｖｅ　ｆａｃｔ　ｎｏｔ　ｔｒｕｅ．Ｈｅｎｃｅ，ｒｏｂｕｓｔ　ｔｅｓｔｓ　ａｒｅ　ｅｓｓｅｎｔｉａｌｌｙ　ｓｉｎｇｌｅ．　ｗｉｌｌ　ｅｎｓｕｒｅ　ｔｈａｔ　ｔｈｅ　ｍｕｌｔｉ．ｆａｕｌｔ　ｉｓ　ｂｏｔｈ　ｅｘｃｉｔｅｄ　ａｎｄ　

ｉｎｐｕｔ — ｃｈａｎｇｅ（ＳＩＣ）ｔｅｓｔｓ　ｓ　ｆａｏｒ　ｔｅｓｔｉｎｇ　ＳＴ　ｐａｔｈｓ　

ｒｏｂｕｓｔ　ＳＩＣ　ｔｅｓｔｓ　ａｒｅ　ｅｎｏｕｇｈ［１４，２ｏ１ｓｅｎｓｉｔｉｚｅｄ　ｂｙ　ｔｈｅ　ｖｅｃｔｏｒ　ｖ２，ｉ．ｅ．，ｔｈｅ　ｍｕｌｔｉｐｌｅ　ｆａｕｌｔ　ｎｏｎ．．　

ｗｉｌｌ　ｂｅ　ｔｅｓｔａｂｌｅ．　Ｔｈｅ　ｃｏｎｖｅｒｓｅ　ｏｌｆｌｏｗｓ　ｆｒｏｍ　ｔｈｅ　ｆａｃｔ　ｔｈａｔ　ｉｆ　ｔｈｅ　

Ｉｎ　ｔｈｅ　ｃｉｒｃｕｉｔ　ｏｆ　Ｆｉｇ．１，ｔｈｅ　ｐａｔｈ个１．４．６．７　ｈａｓ　ａ　

ｒｏｂｕｓｔ　ｔｅｓｔ（００，１０）．Ｔｈｅ　ｓｔｅａｄｙ　０　ｖａｌｕｅ　ａｔ　ｐｒｉｍａｒｙ　

ｃｏｒｒｅｓｐｏｎｄｉｎｇ　ｍｕｌｔｉｐｌｅ　ｆａｕｌｔ　ｉｎ　ｔｈｅ　ｕｎｆｏｌｄｅｄ　ｃｉｒｃｕｉｔ　ｉｎｐｕｔ　２　ｓｅｔｓ　ａｌｌ　ｓｉｄｅ－ｉｎｐｕｔｓ　ｏｆ　ｔｈｅ　ｐａｔｈ　ｔｏ　ｓｔｅａｄｙ　ｉｓ　ｕｎｔｅｓｔａｂｌｅ　ｔｈｅｎ　ｗｅ　ｃａｎｎｏｔ　ｉｎｄ　ａｆ　ｓｕｉｔａｂｌｅ　ｖｅｃｔｏｒ　ｎｏｎ－ｃｏｎｔｒｏｌｌｉｎｇ　ｖａｌｕｅｓ．Ｈｏｗｅｖｅｒ，ｔｈｅ　ｐａｔｈ个１．３．４＿　ｖ２　ｔｈａｔ　ｗｉｌｌ　ｍａｋｅ　ｔｈｅ　ｓｅｔ　ｏｆ　ｐａｔｈｓ　ＭＴ．　

口　６— ７　ｈａｓ　ｎｏ　ｒｏｂｕｓｔ　ｔｅｓｔ．Ｉｔ　ｈａｓ　ｏｎｌｙ　ａ　ｎｏｎ－ｒｏｂｕｓｔ　Ｉｎ　Ｆｉｇ．４，ｔｈｅ　ｃｉｒｃｕｉｔ　ｓｈｏｗｎ　ｉｓ　ａｌｒｅａｄｙ　ｕｎｆｏｌｄｅｄ　ｔｅｓｔ（０１，１１）ａｓ　ｓｈｏｗｎ　ｉｎ　Ｆｉｇ．５（ａ）．Ｗｈｅｎｅｖｅｒ　ｔｈｉｓ　

ａｓ　ｔｈｅ　ｆａｎｏｕｔｓ　ａｒｅ　ｐｒｅｓｅｎｔ　ｏｎｌｙ　ａｔ　ｔｈｅ　ｐｒｉｍａｒｙ　ｉｎ－　ｐａｔｈ　ｉｓ　ｔｏ　ｂｅ　ｓｅｎｓｉｔｉｚｅｄ　ｂｙ　ａ　ｒｉｓｉｎｇ　ｔｒａｎｓｉｔｉｏｎａ　ｒｉｓ．　ｐｕｔｓ．Ｂｏｔｈ　ｐａｔｈｓ，　２．６．９．１０　ａｎｄ　３．６．９．１０，ａｒｅ　ｉｎｇ　ｔｒａｎｓｉｔｉｏｎ　ｗｉｌｌ　ａｌｓｏ　ｏｃｃｕｒ　ａｔ　ｔｈｅ　ｓｉｄｅ．ｉｎｐｕｔ　ｏｆ　，

ｎｏｎ－ＳＴ．Ｈｏｗｅｖｅｒ，ｔｈｅｙ　ｆｏｒｍ　ａｎ　ＭＴ　ｓｅｔ　ｏｆ　ｐａｔｈｓ，　ｇａｔｅ　４．Ｂｕｔ　ｔｈｅ　ｏｎ－ｐａｔｈ　ｉｎｐｕｔ　ｔｏ　ｇａｔｅ　４　ｗｉｌｌ　ｍａｋｅ　

ｔｅｓｔａｂｌｅ　ｂｙ　ｔｈｅ　ｖｅｃｔｏｒ　ｐａｉｒ（１　１　１，１００）．Ａｓ　ｐｒｅｄｉｃｔｅｄ　ａ　ｆａｌｌｉｎｇ　ｔｒａｎｓｉｔｉｏｎ，ｉ．ｅ．，ｔｏｗａｒｄｓ　ｃｏｎｔｒｏｌｌｉｎｇ　ｖａｌｕｅ，　ｂｙ　Ｔｈｅｏｒｅｍ　３．２，ｔｈｅ　ｔｗｏ　ｓｔｕｃｋ．ａｔ．１　ｆａｕｌｔｓ　ｓｈｏｗｎ　ｉｎ　ｗｈｉｃｈ　ｗｉｌ１　ｄｅｍａｎｄ　ａ　ｓｔｅａｄｙ　１　ａｔ　ｔｈｅ　ｓｉｄｅ．ｉｎｐｕｔ　ｏｒｆ　ｔｈｅ　ｉｇｕｒｅｆ　ａｒｅ　ｉｎｄｉｖｉｄｕａｌｌｙ　ｒｅｄｕｎｄａｎｔ　ｂｕｔ　ｔｈｅ　ｍｕｌｔｉ．　ａ　ｒｏｂｕｓｔ　ｔｅｓｔ．Ｓｏ　ｔｈｅ　ｌａｔｔｅｒ　ｐａｔｈ　ｃａｎｎｏｔ　ｈａｖｅ　ａ　ｒｏ－　ｐｌｅ　ｓｔｕｃｋ— ａｔ　ｆａｕｌｔ　ｃｏｎｓｔｉｔｕｔｉｎｇ　ｔｈｅｓｅ　ｓｉｎｇｌｅ　ｓｔｕｃｋ．ａｔ　ｂｕｓｔ　ｔｅｓｔ．Ｎｏｗ　ｃｏｎｓｉｄｅｒ　ｔｈｅ　ｃｏｒｒｅｓｐｏｎｄｉｎｇ　ｓｔｕｃｋ．ａｔ　

ｆａｕｌｔｓ　ｉｓ　ｔｅｓｔａｂｌｅ　ｗｉｔｈ　ｔｈｅ　ｓｅｃｏｎｄ　ｖｅｃｔｏｒ（１００）ｏｆ　ｆａｕｌｔｓ　ｉｎ　Ｕ．Ｂｏｔｈ　ｓｔｕｃｋ．ａｔ　ｆａｕｌｔｓ　ｓｈｏｗｎ　ｉｎ　Ｆｉｇ．５　ａｒｅ　ｔｈｅ　ａｂｏｖｅ　ｖｅｃｔｏｒ　ｐａｉｒ．Ｔｈｉｓ　ｍｅａｎｓ　ｉｆ　ａｎｙ　ｏｆ　ｔｈｅ　ｔｅｓｔａｂｌｅ　ｓ　ａｐｒｅｄｉｃｔｅｄ　ｂｙ　Ｔｈｅｏｒｅｍ　３．１．Ｔｈｅ　ｔｅｓｔ　ｏｒｆ　


Ｓｕｂｈａｓｈｉｓ　Ｍａｊｕｍｄｅｒ　ｅｔ　ａ１．：Ａ　Ｎｅｗ　Ｃｌａｓｓｉｉｃａｔｆｉｏｎ　ｏｆ　Ｐａｔｈ— Ｄｅｌａｙ　Ｆａｕｌｔ　Ｔｅｓｔａｂｉｌｉｔｙ　

９５９　

ｌｌ　ｎｏｔ　ｂｅ　ｓｅｎｓｉｔｉｚｅｄ　ｂｙ　ｔｈｉｓ　ｖｅｃｔｏｒ　ｐａｉｒ．Ｔｈｉｓ　ｔｈｅ　ｓｔｕｃｋ— ａｔ一０　ｆａｕｌｔ　ｏｎ　ｌｉｎｅ　１－３　ｉｓ（１１）：ｔｈｉｓ　ｆａｕｌｔ　Ｇ　ｗｉｌｌ　ｅｎｓｕｒｅ　ｔｈａｔ　ｉｆ　ｗｅ　ｔｅｓｔ　ｔｈｅ　ｓｔｕｃｋ— ａｔ　ｆａｕｌｔ　ｃｏｒ — 　ｉｓ　ｔｈｅ　ｃｏｒｒｅｓｐｏｎｄｉｎｇ　ｓｔｕｃｋ— ａｔ　ｆａｕｌｔ　ｆｏｒ　ｔｈｅ　ｐａｔｈ　１、　ｗｉｌ一３— ４— ６— ７．Ｔｈｉｓ　ｗａｓ　ｉｎ　ｆａｃｔ　ｔｈｅ　ｓｅｃｏｎｄ　ｖｅｃｔｏｒ　ｏｆ　ｔｈｅ　ｒｅｓｐｏｎｄｉｎｇ　ｔｏ　ｔｈｅ　ｐａｔｈ　１、Ｐ　ｂｙ　ｔｈｅ　ｖｅｃｔｏｒ　ｖ２，ａｎｙ　ｎｏｎ— ｒｏｂｕｓｔ　ｔｅｓｔ　ｏｒｆ　ｔｈａｔ　ｐａｔｈ．Ｂｕｔ　ｔｈｅ　ｔｅｓｔ　ｏｆ　ｔｈｉｓ　ｓｔｕｃｋ— ａｔ　ｆａｕｌｔ　ｏｎ　ｔｈｅ　ｉｎｐｕｔ　ｂｒａｎｃｈ　ｏｆ　ｐａｔｈ　Ｐ　ｃａｎ－　ｓｔｕｃｋ— ａｔ　ｆａｕｌｔ　ｗｉｌｌ　ｂｅ　ｉｎｖａｌｉｄａｔｅｄ　ｉｆ　ｔｈｅ　ｓｔｕｃｋ— ａｔ一０　ｎｏｔ　ｉｎｖａｌｉｄａｔｅ　ｔｈｅ　ａｂｏｖｅ　ｔｅｓｔ．　ｆａｕｌｔ　ｏｎ　ｌｉｎｅ　１－４　ｉｓ　ｐｒｅｓｅｎｔ．Ｔｈｉｓ　ｉｓ　ｎｏｔ　ａ　ｓｔｒａｎｇｅ　

２１　Ｔｈｅ　ｏｎ— ｐａｔｈ　ｉｎｐｕｔ　ｔｏ　ｓｏｍｅ　ｑａｔｅ　Ｇ　ｔａｋｅｓ　ｎｏｎ　一ｃｏｉｎｃｉｄｅｎｃｅ．Ｔｈｅ　ｐａｔｈ　１、１－４．６— ７，ｗｈｏｓｅ　ｃｏｒｒｅｓｐｏｎｄ．　ｃｏｎｔｒｏｌｌｉｎｇ　ｖａｌｕｅ　ｕｎｄｅｒ　ｖ２：Ｂｙ　ｄｅｉｎｉｆｔｉｏｎ，ｔｈｅ　ｓｉｄｅ－　．

ｉｎｇ　ｓｔｕｃｋ— ａｔ　ｆａｕｌｔ　ｃａｕｓｅｓ　ｉｎｖａｌｉｄａｔｉｏｎ　ｏｆ　ｔｈｅ　ａｂｏｖｅ　ｉｎｐｕｔｓ　ｍｕｓｔ　ａｓｓｕｍｅ　ｎｏｎ－ｃｏｎｔｒｏｌｌｉｎｇ　ｖａｌｕｅ　ｕｎｄｅｒ　ｖ２．　ｓｔｕｃｋ— ａｔ　ｆａｕｌｔ　ｔｅｓｔ，ｉｓ　ａｃｔｕａｌｌｙ　ｒｅｓｐｏｎｓｉｂｌｅ　ｆｏｒ　ｔｈｅ　Ｏｎ　ａｐｐｌｙｉｎｇ　Ｖｌ，ｉｆ　ｔｈｅｙ　ｔａｋｅ　ｎｏｎ－ｃｏｎｔｒｏｌｌｉｎｇ　ｖａｌｕｅｓ，　

ｎｏｎ－ｅｘｉｓｔｅｎｃｅ　ｏｆ　ｔｈｅ　ｒｏｂｕｓｔ　ｔｅｓｔ　ｆｏｒ　ｔｈｅ　ｐａｔｈ个ｌ一３— 　ｗｅ　ｈａｖｅ　ｎｏｔｈｉｎｇ　ｔｏ　ｐｒｏｖｅ．Ｈｏｗｅｖｅｒ．ｉｆ　ａｎｙ　ｏｆ　ｔｈｅｍ　４．６．７．Ａ　ｄｅｌａｙ　ｆａｕｌｔ　ｏｎ　ｔｈｅ　ｏｒｆｍｅｒ　ｐａｔｈ　ｍａｙ　ｉｎｖａｌ — 　ｔａｋｅｓ　ｔｈｅ　ｃｏｎｔｒｏｌｌｉｎｇ　ｖａｌｕｅ，ｔｈｅ　ｐｒｏｏｆ　ｆｏｌｌｏｗｓ　ｅａｓｉｌｙ．　ｉｄａｔｅ　ａ　ｎｏｎ— ｒｏｂｕｓｔ　ｔｅｓｔ　ｆｏｒ　ｔｈｅ　ｌａｔｔｅｒ　ｐａｔｈ．Ｔｈｉｓ　ｉｓ　Ｉｆ　ｗｅ　ｔｅｓｔ　ｔｈｅ　ｓｔｕｃｋ— ａｔ　ｆａｕｌｔ　ｏｆ　ｏｕｒ　ｉｎｔｅｒｅｓｔ　ｂｙ　ｕｓｉｎｇ　

ｓｈｏｗｎ　ｉｎ　Ｆｉｇ．５ｆｃ）．Ａ　ｌａｔｅ　ｒｉｓｉｎｇ　ｔｒａｎｓｉｔｉｏｎ　ｏｎ　ｔｈｅ　ｔｈｅ　ｖｅｃｔｏｒ　ｖ２，ｔｈｅ　ｇｏｏｄ　ｖａｌｕｅ　ａｔ　ｔｈｅ　ｏｎ－ｐａｔｈ　ｉｎｐｕｔ　ｓｉｄｅ — ｉｎｐｕｔ　ｏｆ　ｇａｔｅ　４　ｆ　ｄｕｅ　ｔｏ　ａ　ｄｅｌａｙ　ｆａｕｌｔ　ｏｎ　ｔｈｅ　ｔｏ　ｇａｔｅ　Ｇ　ｗｉｌｌ　ｂｅ　ｎｏｎ－ｃｏｎｔｒｏｌｌｉｎｇ　ａｎｄ　ｏｂｖｉｏｕｓｌｙ　ｔｈｅ　ｏｒｆｍｅｒ　ｐａｔｈ）ｗｉｌｌ　ｅｎｓｕｒｅ　ｔｈａｔ　ｔｈｅ　ｏｕｔｐｕｔ　ｏｆ　ｇａｔｅ　ｂａｄ　ｖａｌｕｅ　ｗｉｌｌ　ｂｅ　ｃｏｎｔｒｏｌｌｉｎｇ．Ａ　ｓｉｄｅ．ｐａｔｈ　Ｐ　ｅｎｄ— 　

４　ｉｓ　ｓｔｅａｄｙ　１　ｆｉｎｓｔｅａｄ　ｏｆ　ｐｒｏｄｕｃｉｎｇ　ｔｈｅ　０　ｐｕｌｓｅ）．　

ｉｎｇ　ａｔ　ａ　ｓｉｄｅ — ｉｎｐｕｔ　ｏｆ　ｔｈａｔ　ｇａｔｅ　Ｇ，ｗｉｌｌ　ａｌｓｏ　ｓｓｕｍｅａ　Ｂｕｔ　ｔｈｅ　ｃｏｒｒｅｃｔ　ｏｕｔｐｕｔ　ｖａｌｕｅ　ｏｒｆ　ｇａｔｅ　４　ｉｎ　ｔｈｅ　ｄｅｌａｙ　ｎｏｎ— ｃｏｎｔｒｏｌｌｉｎｇ　ｖａｌｕｅ　ａｔ　ｔｈｅ　ｓｉｄｅ— ｉｎｐｕｔ　ｕｎｄｅｒ　ｖ，ｉｆ　ｆａｕｌｔ　ｔｅｓｔ　ｏｆ　ｐａｔｈ　１、ｌ一３— ４— ６— ７　ｉｓ　ａｌｓｏ　１　ａｎｄ　ｈｅｎｃｅ　ｔｈｅ　ｔｈｅ　ｃｉｒｃｕｉｔ　ｉｓ　ｇｏｏｄ．Ｂｕｔ　ｉｆ　ｔｈｅ　ｓｔｕｃｋ．ａｔ　ｆａｕｌｔ　ｃｏｒ — 　ｃｉｒｃｕｉｔ　ｗｉｌｌ　ｂｅ　ｗｒｏｎｇｌｙ　ｉｎｔｅｒｐｒｅｔｅｄ　ｔｏ　ｂｅ　ｃｏｒｒｅｃｔ．　

ｒｅｓｐｏｎｄｉｎｇ　ｔｏ　ｐａｔｈ　Ｐ　ｉｓ　ｐｒｅｓｅｎｔ　ｉｎ　ｔｈｅ　ｕｎｆｏｌｄｅｄ　ｃｉｒｃｕｉｔ，ｔｈｅ　ｓｉｄｅ — ｉｎｐｕｔ　ｔｏ　ｇａｔｅ　Ｇ　ｗｉｌｌ　ｓｓｕｍｅａ　ａ　ｃｏｎ－　

ｔｒｏＵｉｎｇ　ｖａｌｕｅ（ａｃｔｕａｌｌｙ　ｉｔ　ｗｉｌｌ　ｌａｔｃｈ　ｏｎ　ｔｏ　ｔｈｅ　ｖａｌｕｅ，　ｔｈａｔ　ｉｔ　ｔａｋｅｓ　ｕｎｄｅｒ　ｖ】）．Ｈｅｎｃｅ，ｔｈｅ　ｐｒｅｓｅｎｃｅ　ｏｆ　ｔｈｉｓ　ｕｎｗａｎｔｅｄ　ｓｔｕｃｋ．ａｔ　ｆａｕｌｔ　ｃｏｒｒｅｓｐｏｎｄｉｎｇ　ｔｏ　ｐａｔｈ　Ｐ　ｗｉｌｌ　ｆｌａｇ　ａｎ　ｅｒｒｏｒ　ａｓ　ｉｔ　ｗｉｌｌ　ｆｏｒｃｅ　ｔｈｅ　ｂａｄ　ｖａｌｕｅ　ｔｏ　ｐａｓｓ　ｔｈｒｏｕｇｈ　ｔｈｅ　ｇａｔｅ　Ｇ．Ｔｈｕｓ　ｔｈｅ　ｏｒｉｇｉｎａｌ　ｔｅｓｔ　

（ａ）　

（ｂ）　 ●＿ —

—

　

ｗｉｌｌ　ｎｏｔ　ｂｅ　ｉｎｖａｌｉｄａｔｅｄ　ｆａｔ　ｌｅｓｔａ　ａ　ｂａｄ　ｃｉｒｃｕｉｔ　ｗｉｌｌ　

ｎｏｔ　ｂｅ　ｗｒｏｎｇｌｙ　ｌａｆｇｇｅｄ　ａｓ　ｇｏｏｄ）．　Ｉｔ　ｉｓ　ｅｎｏｕｇｈ　ｔｏ　ｃｏｎｓｉｄｅｒ　ｔｈｅ　ｓｔｕｃｋ．ａｔ　ｆａｕｌｔｓ　ｐｒｅｓｅｎｔ　ｏｎｌｙ　ｏｎ　ｔｈｅ　ｏｔｈｅｒ　ｆａｎｏｕｔ　ｂｒａｎｃｈｅｓ　ｏｆ　ｔｈｅ　ｐｒｉｍａｒｙ　ｉｎｐｕｔ　ｏｆ　Ｐ．Ｔｈｅｒｅ　ａｌｗａｙｓ　ｅｘｉｓｔｓ　ａｎ　ＳＩＣ　ｔｅｓｔ　ｉｆ　ａ　ｐａｔｈ　ｉｓ　ｒｏｂｕｓｔｌｙ　ｔｅｓｔａｂｌｅ．Ｈｅｎｃｅ．ｗｅ　ｎｅｅｄ　ｎｏｔ　ｃｏｎｓｉｄｅｒ　ｉｎｖａｌｉｄａｔｉｏｎｓ　ｃａｕｓｅｄ　ｂｙ　ｓｔｕｃｋ．ａｔ　ｆａｕｌｔｓ　

（ｃ）　Ｆｉｇ．５．（ａ）Ｏｒｉｇｉｎａｌ　ｃｉｒｃｕｉｔ．（ｂ）Ｕｎｆｏｌｄｅｄ　ｃｉｒｃｕｉｔ．（ｃ）Ｌｉｍｉ — 　ｔａｔｉｏｎｓ　ｏｆ　ａ　ｎｏｎ—ｒｏｂｕｓｔ　ｔｅｓｔ．　

ｐｒｅｓｅｎｔ　ａｔ　ｏｔｈｅｒ　ｉｎｐｕｔｓ　ｏｆ　ｔｈｅ　ｕｎｆｏｌｄｅｄ　ｃｉｒｃｕｉｔ．　Ｔｏ　ｐｒｏｖｅ　ｔｈｅ　ｃｏｎｖｅｒｓｅ，ｗｅ　ｓｈｏｗ　ｔｈａｔ　ｉｆ　ｔｈｅｒｅ　ｄｏｅｓｎｏｔ　ｅｉｓｘｔ　ａ　ｒｏｂｕｓｔｔｅｓｔｆｏｒ　ａｌｏｇｉｃａｌｐａｔｈＰ，ａｎｙ　ｔｅｓｔ　ｄｅｒｉｖｅｄ　ｔｏ　ｔｅｓｔ　ｉｔｓ　ｃｏｒｒｅｓｐｏｎｄｉｎｇ　ｓｔｕｃｋ．ａｔ　ｆａｕｌｔ　

Ｔｈｅｏｒｅｍ　３．３．Ａ　ｐａｔｈ — ｄｅｌａｙ　ｆａ Ⅱ髓１、Ｐ（Ｊ，Ｐ）　

ｃａｎ　ｂｅ　ｉｎｖａｌｉｄａｔｅｄ　ｂｙ　ｔｈｅ　ｐｒｅｓｅｎｃｅ　ｏｆ　ｓｏｍｅ　ｏｔｈｅｒ　

ｉｎ　ａ　ｃｉｒｃｕｉｔ　ｉｓ　ｒｏｂｕｓｔｌｙ　ｔｅｓｔａｂｌｅ　，ａｎｄ　ｏｎｌｙ　，ｔｈｅｒｅ　ｓｔｕｃｋ—ａｔ　ｆａｕｌｔ　ｉｎ　ｔｈｅ　ｕｎｆｏｌｄｅｄ　ｃｉｒｃｕｉｔ．Ｉｆ　ｔｈｅ　ｐａｔｈ　ｅｘｉｓｔｓ　ａ　ｔｅｓｔ厂０ｒ　ｉｔｓ　ｃｏｒｒｅｓｐｏｎｄｉｎｇ　ｓｔｕｃｋ — ａｔ一０（ｓｔｕｃｋ — 　ｉｓ　ｎｏｎ— ｒｏｂｕｓｔｌｙ　ｕｎｔｅｓｔａｂｌｅ．ｔｈｅｎ　ｔｈｅ　ｃｏｒｒｅｓｐｏｎｄｉｎｇ　．

ｎｔ — １）．　ｕｌｔ　ｉｎ　ｔｈｅ　ｕｎｆｏｌｄｅｄ　ｃｉｒｃｕｉｔ，ｗｈｉｃｈ　ｃａｎｎｏｔ　ｂｅ　ｓｔｕｃｋ—ａｔ　ｆａｕｌｔ　ｉｓ　ｕｎｔｅｓｔａｂｌｅ．Ｈｏｗｅｖｅｒ．ｉｆ　ａ　ｒｏｂｕｓｔ　ｉｎｖａｌｉｄａｔｅｄ　ｂｙ　ｔｈｅ　ｐｒｅｓｅｎｃｅ　ｏｆ　ａｎｙ　ｓｔｕｃｋ — ａｔ　ｆａｕｌｔ　ｉｎ　ｔｅｓｔ　ｄｏｅｓ　ｎｏｔ　ｅｘｉｓｔ　ｂｕｔ　ａ　ｎｏｎ－ｒｏｂｕｓｔ　ｔｅｓｔ　ｅｉｓｘｔｓ，　ａｎｙ　ｏｆ　ｔｈｅ　ｏｔｈｅｒ　ｆａｎｏｕｔ　ｂｒａｎｃｈｅｓ　ｏ１　ｔｈｅ　ｓａｍｅ　ｉｎｐｕｔ．　ｔｈｅｎ　ｔｈｅｒｅ　ｍｕｓｔ　ｂｅ　ａ　ｌｏｇｉｃａｌ　ｐａｔｈ　Ｐ　ｉｎ　ｔｈｅ　ｏｒｉｇｉ — 　

Ｐｍ　Ｌｅｔ（Ｖｌ，ｖ２）ｂｅ　ａ　ｐａｉｒ　ｏｆ　ｖｅｃｔｏｒｓ，ｗｈｉｃｈ　

ｎａｌ　ｃｉｒｃｕｉｔ　ｓｔａｒｔｉｎｇ　ａｔ　ｔｈｅ　ｓａｍｅ　ｉｎｐｕｔ　ｗｈｉｃｈ，ｗｈｅｎ　

ｃｏｎｓｔｉｔｕｔｅｓ　ａ　ｒｏｂｕｓｔ　ｔｅｓｔ　ｏｒｆ　１、Ｐ．Ｗｅ　ｃｏｎｓｉｄｅｒ　ｔｗｏ　ｌａｔｅ，ｃａｎ　ｉｎｖａｌｉｄａｔｅ　ｔｈｅ　ｎｏｎ— ｒｏｂｕｓｔ　ｔｅｓｔ　ｏｒｆ　Ｐ．Ｔｈｉｓ　ＣａＳｅＳ　

ｐａｔｈ　Ｐ　ｃａｎｎｏｔ　ｊｏｉｎ　Ｐ　ａｔ　ａ　ｇａｔｅ　ｗｈｅｒｅ　ｔｈｅ　ｐａｔｈ　

ｌ１　Ｔｈｅ　ｏｎ— ｐａｔｈ　ｉｎｐｕｔ　ｔｏ　ｓｏｍｅ　ｇａｔｅ　Ｇ　ｏｎ　ｔｈｅ　ｐａｔｈ　Ｐ　ｍａｋｅｓ　ａ　ｔｒａｎｓｉｔｉｏｎ　ｔｏｗａｒｄｓ　ｔｈｅ　ｎｏｎ－ｃｏｎｔｒｏｌｌｉｎｇ　ｔａｋｅｓ　ｃｏｎｔｒｏｌｌｉｎｇ　ｖａｌｕｅ　ｕｎｄｅｒ　ｖ２：Ｂｙ　ｄｅｆｉｎｉｔｉｏｎ　ｏｆ　ｖａｌｕｅ　ｕｎｄｅｒ　ｔｈｅ　ｔｅｓｔ　ｖｅｃｔｏｒ　ｐａｉｒ．Ｉｎ　ｔｈａｔ　ｃａｓｅ，ｂｏｔｈ　ｒｏｂｕｓｔ　ｔｅｓｔ，ｔｈｅ　ｓｉｄｅ— ｉｎｐｕｔｓ　ｔｏ　Ｇ　ｗｉｌｌ　ｂｅ　ｓｔａｂｌｅ　ａｔ　ｐａｔｈｓ　ｗｉｌｌ　ｂｅ　ｍａｋｉｎｇ　ｔｒａｎｓｉｔｉｏｎｓ　ｔｏｗａｒｄｓ　ｔｈｅ　ｎｏｎ— 　ｎｏｎ— ｃｏｎｔｒｏｌｌｉｎｇ　ｖａｌｕｅ　ｏｎ　ａｐｐｌｉｃａｔｉｏｎ　ｏｆ　ｂｏｔｈ　ｖｅｃｔｏｒｓ　ｃｏｎｔｒｏｌｌｉｎｇ　ｖａｌｕｅ　ａｎｄ　ｔｈｅ　ｓｌｏｗｅｒ　ｐａｔｈ　ｗｉｌｌ　ａｃｔｕａｌｌｙ　Ｖ　ｌ　ａｎｄ　ｖ２．Ｓｏ　ｉｒｒｅｓｐｅｃｔｉｖｅ　ｏｆ　ｔｈｅ　ｌｏｇｉｃ　ａｔ　ｔｈｅ　ｉｎｐｕｔ　ｃａｕｓｅ　ｔｈｅ　ｏｕｔｐｕｔ　ｔｒａｎｓｉｔｉｏｎ　ｇｉｖｉｎｇ　ｎｏ　ｃｈａｎｃｅ　ｏｆ　ｉｎ— 　ｏｆ　ｔｈｉｓ　ｐａｔｈ，ｔｈｅ　ｓｉｄｅ— ｉｎｐｕｔｓ　ａｒｅ　ｓｔａｂｌｅ．Ｈｅｎｃｅ　ａｎｙ　ｖａｌｉｄａｔｉｎｇ　ｔｈｅ　ｎｏｎ— ｒｏｂｕｓｔ　ｄｅｌａｙ　ｆａｕｌｔ　ｔｅｓｔ．Ｂｕｔ　ｉｆ　ｓｉｄｅ　ｐａｔｈ　Ｐ　ｏｒｉｇｉｎａｔｉｎｇ　ｆｒｏｍ　ｔｈｅ　ｓａｍｅ　ｐｒｉｍａｒｙ　ｉｎ－　

ｉｔ　ｊｏｉｎｓ　Ｐ　ａｔ　ａ　ｇａｔｅ　Ｇ　ｗｈｅｒｅ　Ｐ　ｉｓ　ｍａｋｉｎｇ　ａ　ｔｒａｎ－　

ｐｕｔ　ａｓ　ｐａｔｈ　Ｐ　ａｎｄ　ｔｅｒｍｉｎａｔｉｎｇ　ａｔ　ａｎｙ　ｓｉｄｅ－ｉｎｐｕｔ　ｏｆ　ｓｉｔｉｏｎ　ｔｏｗａｒｄｓ　ｔｈｅ　ｃｏｎｔｒｏｌｌｉｎｇ　ｖａｌｕｅ，ｔｈｅｎ　ｔｈｅ　ｐａｔｈ　


Ｊ．Ｃｏｍｐｕｔ．Ｓｃｉ．＆Ｔｅｃｈｎｏ１．，Ｎｏｖ．２００４，Ｖｏ１．１９，Ｎｏ．６　

９６０　

Ｐ　．ｗｈｅｎ　１ａｔｅ，ｃａｌｌ　ｈｏｌｄ　ｔｈｅ　ｃｏｎｔｒｏｌｌｉｎｇ　ｖａｌｕｅ　ｔｉｌ１　

ｔｈａｔ　ｔｅｓｔｓ　ｔｈｅ　ｍｕｌｔｉ－ｆａｕｌｔ｛１ — ４：ｓ — ａ．１，１ — ３；ｓ — ａ．１｝ｉｓ　

ｃｈ　ｉｓ　ａｌｓｏ　ｔｈｅ　ｏｎｌｙ　ｖｅｃｔｏｒ　ｔｈａｔ　ｄｅｔｅｃｔｓ　ｔｈｅ　ｔｈｅ　ｔｉｍｅ　Ｐ　ｍａｋｅｓ　ａ　ｔｒａｎｓｉｔｉｏｎ　ｔｈｕｓ　ｒｅｍｏｖｉｎｇ　ｔｈｅ　００，ｗｈｉｔｅｃｔａｂｌｅ　ｃｏｍｐｏｎｅｎｔ　１－４：ｓ－ａ－１　ｏｆ　ｔｈｉｓ　ｍｕｌｔｉ－ｆａｕｌｔ．　ｐｕｌｓｅ　ｆｒｏｍ　ｔｈｅ　ｏｕｔｐｕｔ　ｏｆ　ｇａｔｅ　Ｇ　．Ｉｎ　ｔｈｉｓ　ｗａｙ，ｉｔ　ｄｅＴｈｅ　ｏｃｃｕｒｒｅｎｃｅ　ｏｆ　ｔｈｅ　ｒｅｄｕｎｄａｎｔ　ｃｏｍｐｏｎｅｎｔ　１－３：ｓ — 　ｃａｎ　ｉｎｖａｌｉｄａｔｅ　ｔｈｅ　ｄｅｌａｙ　ｆａｕｌｔ　ｔｅｓｔ．Ｉｆ　ｗｅ　ｃｏｎｓｉｄｅｒ　　ｃａｎ　ｎｅｖｅｒ　ｂｅ　ｓｃｅａｒｔａｉｎｅｄ　ｂｙ　ａｎｙ　ｔｅｓｔ　ｖｅｃｔｏｒ　ｅｖｅｎ　ｔｈｅ　ｖｅｃｔｏｒ　ｖ２　ｔｏ　ｂｅ　ｔｈｅ　ｔｅｓｔ　ｖｅｃｔｏｒ　ｆｏｒ　ｔｈｅ　ｃｏｒｒｅ — 　ａ－１ｉｎ　ｔｈｅ　ｐｒｅｓｅｎｃｅ　ｏｆ　ｏｔｈｅｒ　ｆａｕｌｔｓ．Ｈｏｗｅｖｅｒ，ｉｎ　Ｆｉｇ．６，　ｓｐｏｎｄｉｎｇ　ｓｔｕｃｋ— ａｔ　ｆａｕｌｔ　ｏｆ　Ｐ，ｔｈｅｎ　ｔｈｉｓ　ｔｅｓｔ　ｃａｎ　ｂｅ　ｅ　ｅｘｉｓｔｓ　ａ　ｖｅｃｔｏｒ　００　ｗｈｉｃｈ　ｄｅｔｅｃｔｓ　ｔｈｅ　ｍｕｌｔｉ－　ｉｎｖａｌｉｄａｔｅｄ　ｉｎ　ｔｈｅ　ｓａｍｅ　ｍａｎｎｅｒ　ｂｙ　ｔｈｅ　ｐｒｅｓｅｎｃｅ　ｏｆ　ｔｈｅｒｔｈｅ　ｃｏｒｒｅｓｐｏｎｄｉｎｇ　ｓｔｕｃｋ—ａｔ　ｆａｕｌｔ　ｏｆ　Ｐ　．　

口　

Ｃｈｅｎｇ　ａｎｄ　Ｃｈｅｎ＇ｓ　Ｃｌａｓｓ　ｃａｔｉｏｎ［１９］．　

ｆａｕ１ｔ｛１ — ４：ｓ — ａ．１，１ — ３：ｓ－ａ－ｌ｝．Ｉｎｔｅｒｅｓｔｉｎｇｌｙ，００　ｄｏｅｓ　

　ｔｅｓｔ　ｔｈｅ　ｄｅｔｅｃｔａｂｌｅ　ｃｏｍｐｏｎｅｎｔ　１－４：ｓ —ａ．１　ｉｎ　ｔｈｅ　Ｉｎ　ｔｈｉｓ　ｎｏｔ

ｅｎｃｅ　ｏｆ　ｔｈｅ　ｒｅｄｕｎｄａｎｔ　ｆａｕｌｔ　１－３：ｓ－ａ－ｌ；ｔｈｅ　ｓｉｎ－　ｃｌａｓｓｉｉｃｆａｔｉｏｎ　ｔｈｅｒｅ　ａｒｅ　ｔｗｏ　ｃｌａｓｓｅｓ　ｏｆ　ｐａｔｈ－ｄｅｌａｙ　ａｂｓｇｌｅ　ｆａｕｌｔ　１－４：ｓ－ａ一１　ｉｓ　ｄｅｔｅｃｔｅｄ　ｏｎｌｙ　ｂｙ　０１．Ｔｈｕｓ，　

ｆａｕｌｔｓ：ｆｕｎｃｔｉｏｎａｌｌｙ　ｓｅｎｓｉｔｉｚａｂｌｅ（ＦＳ）ａｎｄ　ｒｅｄｕｎ－　

ｈｅ　ｔｅｓｔ　００　ｄｅｔｅｃｔｓ　ｔｈｅ　ｒｅｄｕｎｄａｎｔ　ｃｏｍｐｏｎｅｎｔ　ｏｆ　ｔｈｅ　ｄａｎｔ．Ｔｈｅ　ｃｌｓｓａ　ＦＳ　ｐｒｏｐｅｒｌｙ　ｉｎｃｌｕｄｅｓ　ｔｈｅ　ｎｏｎ－　ｔｔｉ－ｆａｕｌｔ，ｗｈｉｃｈ　ｂｅｃｏｍｅｓ　ｔｅｓｔａｂｌｅ　ｉｎ　ｔｈｅ　ｐｒｅｓｅｎｃｅ　ｒｏｂｕｓｔ　ｃｌａｓｓ．Ｔｈｅ　ｎｏｎ— ｒｏｂｕｓｔ　ｃｌｓｓａ　ｉｓ　ｅｘａｃｔｌｙ　ｔｈｅ　ｍｕｌ　ｉｔｓ　ｄｅｔｅｃｔａｂｌｅ　ｃｏｍｐｏｎｅｎｔ．Ｓｏ　ｗｅ　ｏｂｓｅｒｖｅ　ｔｈａｔ　ｓａｍｅ　ｓ　ａｔｈｅ　ＳＴ　ｃｌａｓｓ　ａｎｄ　ｓｏ　ｎｏ　ｆｕｒｔｈｅｒ　ｃｈａｒａｃｔｅｒｉｚａ－　ｏｆｈｅ　ｓｅｔ　ｏｆ　ＥＦＳ　ｐａｔｈｓ　ｉｓ　ａ　ｓｕｐｅｒｓｅｔ　ｏｆ　ＭＴ　ｐａｔｈｓ，　ｔｉｏｎ　ｉｓ　ｒｅｑｕｉｒｅｄ．Ｉｎｓｔｅａｄ　ｗｅ　ｄｅｆｉｎｅ　ａ　ｎｅｗ　ｃｌｓｓａ　Ｅｘ－　ｔ

ｃｌｕｓｉｖｅ　Ｆｕｎｃｔｉｏｎａ　Ｓｅｎｓｉｔｉｚａｂｌｅ（ＥＦＳ、＝ＦＳ＼ＳＴ，　

ａｎｄ　ｈｅｎｃｅ．ｗｅ　ｃａｎ　ｗｒｉｔｅ　ＥＦＳ＝ＭＴ　Ｕ　Ｘ．Ｔｈｅ　

ｏｌｌｏｗｉｎｇ　ｔｈｅｏｒｅｍ　ｇｉｖｅｓ　ａ　ｃｈａｒａｃｔｅｒｉｚａｔｉｏｎ　ｆｏｒ　ＥＦＳ　ｃｌａｓｓ　ｆｔｈｓ　ｉｎ　ｔｅｒｍｓ　ｏｆ　ｓｔｕｃｋ— ａｔ　ｆａｕｌｔｓ．　ｐｒｏｐｅｒｌｙ　ｉｎｃｌｕｄｅｓ　ＭＴ　ｃｌｓｓａ　ａｎｄ　ｃｏｎｔａｉｎｓ　ｓｏｍｅ　ｍｏｒｅ　ｐａｗｈｅｒｅ＼ｓｔａｎｄｓ　ｆｏｒ　ｓｅｔ　ｄｉｆｅｒｅｎｃｅ．ＴＩ１ｅ　

Ｔｈｅｏｒｅｍ　３．４．Ａ　ｐｎ　Ｐ诂　ＥＦ｜ｓ　ｔ厂ａｎｄ　ｏｎｌｙ　ｉｆｆ１１　ｔｈｅ　ｃｏｒｒｅｓｐｏｎｄｉｎｇ　ｓｔｕｃｋ — ａｔｙａｕｌｔ　ｏｌ　ｉｎ　Ｕ　ｉｓ　ｒｅ — 　ｂｅｈ　ｅｔ　ａ１．【ｌ４Ｊ．ｂｕｔ　ｆｕｎｃｔｉｏｎａｌｌｙ　ｓｅｎｓｉｔｉｚａｂｌｅ　ａｃｃｏｒｄ— 　ｄｕｎｄａｎｔ（ｈｅｒｅ　ｗｅ　ｆｅａｖｅ　ａｓｉｄｅ　ｔｈｅ　ＳＴｐａｔｈｓ），ａｎｄ（２）　ｉｎｇ　ｔｏ　Ｃｈｅｎｇ　ａｎｄ　Ｃｈｅｎ［１９Ｊ．Ｔｈｅ　ｃｏｎｄｉｔｉｏｎｓ　ｆｏｒ　ａ　Ｔｈｅｒｅ　ｅｘｉｓｔｓ　ａ　ｓｔｕｃｋ — ａｔ　ｆａｕｌｔ　（ｓｉｎｇｌｅ　ｏｒ　ｍｕｌｔｉｐｌｅ）　　Ｕ　ａｎｄ　ａ　ｖｅｃｔｏｒ　Ｖ．ｓｕｃｈ　ｔｈａｔ　Ｖ　ｄｅｔｅｃｔｓ　ｏｌＵ　ｂｕｔ　ｆｕｎｃｔｉｏｎａｌｌｙ　ｓｅｎｓｉｔｉｚａｂｌｅ（ＦＳ）ｐａｔｈ　ａｒｅ　ｓ　ａｏｌｆｌｏｗｓ．　打ｌｐａｔｈｓ　ｔｈａｔ　ａｒｅ　ｆａｌｓｅ　ｐａｔｈｓ．Ｉｎ　Ｆｉｇ．６　ｗｅ　ｓｔｕｄｙ　ｓｕｃｈ　ａ　ｐａｔｈ，ｗｈｉｃｈ　ｉｓ　ＳＴ－ｄｅｐｅｎｄｅｎｔ　ａｃｃｏｒｄｉｎｇ　ｔｏ　Ｇｈａｒａｙ— 　

．

　ｎｏｔ　ｄｅｔｅｃｔ　ａｌｏｎｅ．　１、Ｉｆ　ｔｈｅ　ｐａｔｈ　ｉｓ　ｍａｋｉｎｇ　ａ　ｔｒａｎｓｉｔｉｏｎ　ｔｏｗａｒｄｓ　ｄｏｅｓｎｏｎ－ｃｏｎｔｒｏｌｌｉｎｇ　ｖａｌｕｅ　ａｔ　ａｎｙ　ｇａｔｅ　ｉｎｐｕｔ，ｔｈｅｎ　ｔｈｅ　

Ｉｆ　ｃｏｎｓｉｓｔｓ　ｏｆ　ｏｎｌｙ　ｒｅｄｕｎｄａｎｔ　ｆａｕｌｔ，Ｐ ∈ ＭＴ，　

ｓｉｄｅ— ｉｎｐｕｔｓ　ｓｈｏｕｌｄ　ａｓｓｕｍｅ　ｎｏｎ－ｃｏｎｔｒｏｌｌｉｎｇ　ｖａｌｕｅ　ｉｎ　ｏｔｈｅｒｗｉｓｅ　Ｐ　ｉｓ　ｉｎ　ｃｌｓｓａ　Ｘ．　Ｐｒ００　Ｌｅｔ　Ｚ　ｓｔａｎｄ　ｏｒ“Ｐａｔｆｈ　Ｐ　ｉｓ　ｉｎ　ＥＦＳ”．Ｌｅｔ　ｔｈｅ　ｓｅｃｏｎｄ　ｖｅｃｔｏｒ（ｓａｍｅ　ｓ　ａｎｏｎ－ｒｏｂｕｓｔ　ｃｏｎｄｉｔｉｏｎ）．　ｏｒ“ 　ａ　ｓｔｕｃｋ— ａｔ — ｆａｕｌｔ　ｆ　ｓｉｎｇｌｅ　ｏｒ　ｍｕｌｔｉ－　２）Ｉｆ　ｔｈｅ　ｐａｔｈ　ｉｓ　ｍａｋｉｎｇ　ａ　ｔｒａｎｓｉｔｉｏｎ　ｔｏｗａｒｄｓ　Ｙ　ｓｔａｎｄ　ｆｃｏｎｔｒｏｌｌｉｎｇ　ｖａｌｕｅ，ｉｔ　ｄｏｅｓ　ｎｏｔ　ｍａｔｔｅｒ　ｗｈａｔ　ｈａｐｐｅｎｓ　

ｐｌｅ）ｉｎ　Ｕ　ａｎｄ　ａ　ｖｅｃｔｏｒ　Ｖ，ｓｕｃｈ　ｔｈａｔ　Ｖ　ｄｅｔｅｃｔｓ　ｕ　

　ｄｏｅｓ　ｎｏｔ　ｄｅｔｅｃｔ　ａｌｏｎｅ ”．　ａｔ　ｔｈｅ　ｓｉｄｅ— ｉｎｐｕｔｓ；ｈｅｒｅ　ｔｈｅ　ｔｅｓｔａｂｉｌｉｔｙ　ｃｏｎｄｉｔｉｏｎ　ｂｕｔｇｅｔｓ　ｒｅｌａｘｅｄ．　

Ｗ＿ｅ　ｈａｖｅ　ｔｏ　ｐｒｏｖｅ　ｔｈａｔ　Ｚ　

ｙ．Ｎｏｗ　Ｙ　

Ｚ　

ｓ　ｅｑｕｉｖａｌｅｎｔ　ｔｏ　Ｚ＝｝Ｙ．Ｗｌｅ　ｕｓｅ　ｔｈｅ　ａｂｏｖｅ　ｅｑｕｉｖａ－　Ｃｌｅａｒｌｙ，ｔｈｅ　ａｂｏｖｅ　ｄｅｆｎｉｔｉｏｎ　ｉｎｃｌｕｄｅｓ　ｔｈｅ　ＳＴ　ｉｌｅｎｃｅ　ｉｎ　ｔｈｅ　ｃｏｎｖｅｒｓｅ　ｐｒｏｏｆ．Ｌｅｔ　Ｐ　ｂｅ　ａ　ｐａｔｈ　ｔｈａｔ　ｉｓ　

ｐａｔｈｓ．　

ｎｏｔ　ｉｎ　ＦＳ．ｉ．ｅ．．ｉｔ　ｉｓ　ｉｎ　ｔｈｅ　ｒｅｄｕｎｄａｎｔ　ｃｌｓｓａ　ａｃｃｏｒｄｉｎｇ　ｔｏ　Ｃｈｅｎｇ　ａｎｄ　Ｃｈｅｎ’ ｓ　ｃｌｓｓａ［ｉｃａｔｔｉｏｎ．Ⅵ　ｎｏｗ　ｃｏｎ－　

ｓ —ａ　１］　

ｓｉｄｅｒ　ｔｈｅ　８　ｐｏｓｓｉｂｌｅ　ｃｏｍｂｉｎａｔｉｏｎｓ　ｄｅｐｅｎｄｉｎｇ　ｕｐｏｎ　ｔｈｅ　ｄｉｒｅｃｔｉｏｎ　ｏｆ　ｓｉｇｎａ１　ｔｒａｎｓｉｔｉｏｎ　ｏｒｆ　ｂｏｔｈ　ｏｎ— ｐａｔｈ　ａｎｄ　ｏｉｆ－ｐａｔｈ　ｉｎｐｕｔｓ．　Ｆｏｒ　ｓｉｍｐｌｉｃｉｔｙ　ａｎｄ　ｗｉｔｈｏｕｔ　ｌｏｓｓ　ｏｆ　ｇｅｎｅｒａｈｚａｔｉｏｎ　ｗｅ　ｃｏｎｓｉｄｅｒ　ｏｎｌｙ　ｔｗｏ－ｉｎｐｕｔ　Ｆｉｇ．６．Ｆｕｎｃｔｉｏｎａｌｌｙ　ｓｅｎｓｉｔｉｚｅｄ　ＳＴ－ｄｅｐｅｎｄｅｎｔ　ｐａｔｈ　

Ｔｈｅ　ｐａｔｈ　Ｊ，１－３ — ４— ５　ｉｓ　ｉｎ　

ｇａｔｅｓ．Ａｎ　ｎ— ｉｎｐｕｔ　ＡＮＤ（ＯＲ，ｘＯＲ）ｇａｔｅ　ｍａｙ　ｂｅ　ｃｏｎｖｅｒｔｅｄ　ｉｎｔｏ　ａ　ｃｈａｉｎ　ｏｆ　ｎ— —１　２－ｉｎｐｕｔ　ｇａｔｅｓ　ｏｆ　ｔｈｅ　

ａｍｅ　ｔｙｐｅ　ａｎｄ　ａｎ　ｎ— ｉｎｐｕｔ　ＮＡＮＤ（ＮＯＲ，ＸＮＯＲ）　ｓ　ｉａｔ　ｆｏｌｌｏｗｓ　ｔｈｅ　ｓ

ａｂｏｖｅ　ｄｅｆｉｎｉｔｉｏｎ．　Ｂｕｔ　ｉｔ　ｉｓ　ＳＴ— ｄｅｐｅｎｄｅｎｔ　ｏｎ　ｔｈｅ　

ｇａｔｅ　ｉｓ　ｅｑｕｉｖａｌｅｎｔ　ｔｏ　ａ　ｃｈａｉｎ　ｏｆ　ｎ一１　ＡＮＤ（ＯＲ，　

　ｇａｔｅｓ　ｗｉｔｈ　ｔｈｅ　ｌａｓｔ　ｏｎｅ　ｈａｖｉｎｇ　ａ　ｂｕｂｂｌｅ　ａｔ　ＳＴ　ｐａｔｈ上１－４— ５，ｂｅｃａｕｓｅ　ａ　ｆａｌｌｉｎｇ　ｔｒａｎｓｉｔｉｏｎ　ａｔ　ｔｈｅ　ＸＯＲ１ｐａｔｈ　ｉｎｐｕｔ　ａｌｗａｙｓ　ｂｒｉｎｇｓ　ａ　ｃｏｎｔｒｏｌｌｉｎｇ　ｖａｌｕｅ　ｔｏ　ｔｈｅ　

ｉｔｓ　ｏｕｔｐｕｔ（ｓｅｅ　Ｆｉｇ．７　ｆｏｒ　ｅｘａｍｐｌｅ）．Ｔｈｉｓ　ｃｏｎｖｅｒｓｉｏｎ　

　ｎｏｔ　ａｌｔｅｒ　ｔｈｅ　ｔｏｐｏｌｏｇｙ　ｏｆ　ｔｈｅ　ｏｎ－ｐａｔｈｓ　ａｎｄ　ｏｉｆ－　ｓｉｄｅ— ｉｎｐｕｔ　ｏｆ　ｇａｔｅ　４．Ｎｏｔｅ　ｔｈａｔ　ｔｈｅ　ｓｉｎｇｌｅ　ｓｔｕｃｋ—ａｔ一　ｄｏｅｓ　ｏｒｆｍａｌ　ｐｒｏｏｆ　ｉｓ　ｉｎｔｕｉｔｉｖｅｌｙ　ｏｂｖｉｏｕｓ　ａｎｄ　１　ｆａｕｌｔｓ　ｏｎ　ｆａｎｏｕｔ　ｂｒａｎｃｈｅｓ　１－３　ａｎｄ　１－４　ａｒｅ　ｒｅｄｕｎ— 　ｐａｔｈｓ．Ｔｈｅｅ　ｗｅ　ｏｍｉｔ　ｉｔ　ｈｅｒｅ．　ｄａｎｔ　ａｎｄ　ｔｅｓｔａｂｌｅ，ｒｅｓｐｅｃｔｉｖｅｌｙ，ｉｎ　ａｃｃｏｒｄａｎｃｅ　ｗｉｔｈ　ｈｅｎｃ

Ｔｈｅｏｒｅｍ　３．１．Ｈｏｗｅｖｅｒ，ｔｈｅ　ＳＴ— ｄｅｐｅｎｄｅｎｔ　ｐａｔｈ上　

Ｗｅ　ｎｏｗ　ｅｘｐｌａｉｎ　ｈｏｗ　ｔｈｅ　ａｂｏｖｅ　ｃｏｎｆｉｇｕｒａｔｉｏｎｓ　

ｎ　Ｔａｂｌｅ　１　ａｆｅｃｔ　ｔｅｓｔａｂｉｌｉｔｙ　ｏｆ　ａ　ｐａｔｈ．Ｗｅ　ｃｏｎ－　１ — ３— ４— ６— ７　ｉｎ　Ｆｉｇ．３　ｉｓ　ｎｏｔ　ｉｎ　ＦＳ　ａｌｔｈｏｕｇｈ　ｔｈｅ　ｓｉｎ－　ｉｉｄｅｒ　ｔｈｅ　ｃｏｎｄｉｔｉｏｎ　ｏｆ　ｅｖｅｒｙ　ｇａｔｅ　ｏｎ　ｔｈｅ　ｐａｔｈ　ｕｎ－　ｇｌｅ　ｓｔｕｃｋ．．ａｔ．．１　ｆａｕｌｔｓ　ａｔ　１－３　ａｎｄ　１－４　ａｒｅ　ｒｅｄｕｎｄａｎｔ　ｓ　ａｌｌ　ｉｎｐｕｔ　ｖｅｃｔｏｒ　ｃｏｍｂｉｎａｔｉｏｎｓ．Ｉｆ　ｏｒｆ　ａ　ｐａｔｈ　ａｎｄ　ｔｅｓｔａｂｌｅ，ｒｅｓｐｅｃｔｉｖｅｌｙ．Ｓｏ　ｗｈａｔ　ｄｉｓｔｉｎｇｕｉｓｈｅｓ　ｄｅｒｂｅｔｗｅｅｎ　ｔｈｅｓｅ　ｔｗｏ　ｃａｓｅｓ７．　Ｉｎ　Ｆｉｇ．３，ｔｈｅ　ｏｎｌｙ　ｖｅｃｔｏｒ　Ｐｌ　ｔｈｅｒｅ　ｅｘｉｓｔｓ　ａ　ｖｅｃｔｏｒ　ｐａｉｒ　ｆｏｒ　ｗｈｉｃｈ　ｅｖｅｒｙ　ｇａｔｅ　


Ｓｕｂｈａｓｈｉｓ　Ｍａｊｕｍｄｅｒ　ｅｔ　ａ１．　Ａ　Ｎｅｗ　Ｃｌａｓｓｉｉｃａｔｆｉｏｎ　ｏｆ　Ｐａｔｈ— Ｄｅｌａｙ　Ｆａｕｌｔ　Ｔｅｓｔａｂｉｌｉｔｙ　ｔ　ｃａｓｅ，ｗｅ　ｃａｎ　ｏｂｓｅｒｖｅ　ａ　ｐｕｌｓｅ，ｂｕｔ　ｔｈｅ　ｓｅｃｏｎｄ　ｏｎ　ｔｈａｔ　ｐａｔｈ　ｈａｓ　ｏｎｅ　ｏｆ　ｔｈｅ　ｃｏｎｆｉｇｕｒａｔｉｏｎｓ　１，４，５、　ｂｅｓｏｆ　ｔｈｅ　ｐｕｌｓｅ　ｗｉｌｌ　ｂｅ　ｄｅｔｅｒｍｉｎｅｄ　ｂｙ　ｔｈｅ　ｏｆ．ｐａｔｈ　ａｎｄ　８，ｔｈｅｎ　Ｐｌ　ｂｅｌｏｎｇｓ　ｔｏ　ｔｈｅ　ｃｌａｓｓ　ｏｆ　ｎｏｎ－ｒｏｂｕｓｔｌｙ　ｅｄｇｅ　ｔｅｓｔａｂｌｅ　ｐａｔｈｓ．Ｔｈｉｓ　ｆｏｌｌｏｗｓ　ｅａｓｉｌｙ　ｆｒｏｍ　ｔｈｅ　ｄｅｆｉＩ　ｉｎｐｕｔ　ａｓ　ｉｔ　ｉｓ　ｇｏｉｎｇ　ｔｏｗａｒｄｓ　ｃｏｎｔｒｏｌｌｉｎｇ　ｖａｌｕｅ．Ｉｎ　ｔｈｅ　ｎｉｔｉｏｎ　ｏｆ　ｎｏｎ— ｒｏｂｕｓｔｌｙ　ｔｅｓｔａｂｌｅ　ｐａｔｈｓ．Ｓｕｐｐｏｓｅ　ｆｏｒ　ｃｏｒｒｅｓｐｏｎｄｉｎｇ　Ｕ　ｗｅ　ｗｉｌｌ　ｈａｖｅ　ｃｏｍｐｌｅｍｅｎｔａｒｙ　ｅｒｒｏｒ　ｐａｔｈ　Ｐ２　ｓｕｃｈ　ａ　ｖｅｃｔｏｒ　ｄｏｅｓ　ｎｏｔ　ｅｘｉｓｔ，ｔｈｅｎ　ｉｔ　ｉｓ　ｎｏｔ　ｎｏｎ— ｒｏｂｕｓｔｌｙ　ｔｅｓｔａｂｌｅ　ｂｕｔ　ｍａｖ　ｂｅ　ｉｎ　

ｖａｌｕｅｓ（Ｄ，Ｄ）ｆｅｅｄｉｎｇ　ｔｈａｔ　ｇａｔｅ　ｗｈｉｃｈ　ｗｉｌｌ　ｍａｋｅ　

ｏｒ　ｍａｙ　ｂｅ　ｉｔ　ｉｍｐｏｓｓｉｂｌｅ　ｔｏ　ｔｅｓｔ　ｔｈｅ　ｆａｕｌｔ　ｅｖｅｎ　ｗｉｔｈ　ａｎｙ　ｏｔｈｅｒ　

ｒｅｄｕｎｄａｎｔ．Ｓｏ　ｏｒｆ　Ｐ２，ｕｎｄｅｒ　ｅｖｅｒｙ　ｐｏｓｓｉｂｌｅ　ｖｅｃｔｏｒ　ｃｏｍｂｉｎａｔｉｏｎ　ｏｆ　ｆａｕｌｔｓ．　ｐａｉｒ，ｉｎ　ｓｏｍｅ　ｇａｔｅ　ｏｎ　Ｐ２，ｏｎｅ　ｏｆ　ｔｈｅ　ｃｏｎｆｉｇｕｒａｔｉｏｎｓ　

Ｔｏ　ｓｈｏｗ　ｔｈａｔ　Ｚ＝　Ｙ　ｗｅ　ｃｏｎｓｉｄｅｒ　Ｔａｂｌｅ　１　ａｇａｉｎ．　

２．３，６．ｏｒ　７　ｏｃｃｕｒｓ．Ｉｆ　ｔｈｅｒｅ　ｅｘｉｓｔｓ　ａ　ｖｅｃｔｏｒ　ｐａｉｒ　Ｗｅ　ｈａｖｅ　ｔｏ　ｐｒｏｖｅ　ｔｈａｔ　ｉｆ　ｏｒｆ　ａ　ｖｅｃｔｏｒ　ｔ，．ｔｈｅ　ｇａｔｅ　ｏｒｆ　ｗｈｉｃｈ　ｔｈａｔ　ｏｃｃｕｒｒｅｎｃｅ　ｉｓ　ｌｉｍｉｔｅｄ　ｔｏ　ｃｏｎｆｉｇｕｒａ— 　ｃｏｎｆｉｇｕｒａｔｉｏｎｓ　ａｒｅ　ｌｉｍｉｔｅｄ　ｔｏ　Ｃａｓｅｓ　１，４，５，６，７，ｏｒ　ｔｉｏｎ　６　ａｎｄ　７　ｏｎｌｙ．ｔｈｅｎ　Ｐ２　ｂｅｌｏｎｇｓ　ｔｏ　．Ｂｕｔ　ｉｆ　８　ｔｈｅｎ　Ｙ　ｈｏｌｄｓ．Ｃａｓｅｓ　１，４，５，ａｎｄ　８　ｆａＩＩ　ｕｎｄｅｒ　ＳＴ　ｏｒｆ　ａ　ｐａｔｈ，ｕｎｄｅｒ　ｅｖｅｒｙ　ｖｅｃｔｏｒ　ｐａｌｒ，ａｔ　ｓｏｍｅ　ｇａｔｅ　ｆｎｏｎ— ｒｏｂｕｓｔｌｙ　ｔｅｓｔａｂｌｅ）ｃａｔｅｇｏｒｙ，ａｎｄ　ｈｅｎｃｅ　ｎｅｅｄ　ｏｎ　ｉｔ，ｅｉｔｈｅｒ　Ｃａｓｅ　２　ｏｒ　３　ｏｃｃｕｒｓ，ｉｔ　ｂｅｌｏｎｇｓ　ｔｏ　ｔｈｅ　ｎｏｔ　ｂｅ　ｃｏｎｓｉｄｅｒｅｄ．Ｔｈｕｓ，ｗｅ　ｎｅｅｄ　ｔｏ　ｓｈｏｗ　ｔｈａｔ　ｏｒｆ　ｒｅｄｕｎｄａｎｔ　ｃｌａｓｓ．Ａｌｌ　ｔｈｅｓｅ　ａｓｓｅｒｔｉｏｎｓ　ｄｉｒｅｃｔｌｙ　ｆｏｌ — 　Ｃａｓｅｓ　６　ｏｒ　７，ｐｒｏｐｏｓｉｔｉｏｎ　Ｙ　ｈｏｌｄｓ．　ｌｏｗ　ｆｒｏｍ　ｔｈｅ　ｄｅｔｎｉｆｔｉｏｎｓ　ｏｆ　ｄｉｉｅｒｆｅｎｔ　ｃｌａｓｓｉｉｃａｔｆｉｏｎｓ　

Ｆｉｒｓｔ，ｌｅｔ　ｕｓ　ｃｏｎｓｉｄｅｒ　ｔｈａｔ　ｏｒｆ　ａ　ｐａｔｈ　Ｐ　ａｎｄ　ｏｒｆ　ｏｆ　Ｃｈｅｎｇ　ａｎｄ　Ｃｈｅｎ．Ｎｅｘｔ，ｗｅ　ｓｈｏｗ　ｔｈａｔ　ｉｆ　ｅｉｔｈｅｒ　ｅｖｅｒｙ　ｐｏｓｓｉｂｌｅ　ｉｎｐｕｔ　ｖｅｃｔｏｒ，ａｔ　ｌｅａｓｔ　ｏｎｅ　ｇａｔｅ　Ｇ　ｓ— ａ　２　ｏｒ　３　ｉｓ　ｔｒｕｅ　ａｔ　ａｎｙ　ｇａｔｅ　ｏｒｆ　ａｎｙ　ｐａｔｈ　Ｐ，ｔｈｅｎ　ｔｈｅ　ｓｕｍｅｓ　ｔｈｅ　ｃｏｎｆｉｇｕｒａｔｉｏｎ　７．Ｆｕｒｔｈｅｒ，ｔｈｅｒｅ　ｅｘｉｓｔｓ　ｐｒｏｐｏｓｉｔｉｏｎ　Ｙ　ｄｏｅｓ　ｎｏｔ　ｈｏｌｄ．　

ｏｎｅ　ｖｅｃｔｏｒ　ｆｏｒ　ｗｈｉｃｈ　ｏｔｈｅｒ　ｇａｔｅｓ　ｈａｖｅ　ｔｈｅ　ｃｏｎｆｉｇｕ－　ｒａｔｉｏｎｓ　１，４，５，ｏｒ　８，ｉ．ｅ．，６　ｄｏｅｓ　ｎｏｔ　ｏｃｃｕｒ．Ｔｈｕｓ　ａｔ　

Ｔａｂｌｅ　１．Ｐｏｓｓｉｂｌｅ　Ｔｒａｎｓｉｔｉｏｎｓ　

ｔｈｅ　ｇａｔｅ　Ｇ，ｂｏｔｈ　ｔｈｅ　ｏｎ— ｐａｔｈ　ａｎｄ　ｏｉｆ－ｐａｔｈ　ｔａｋｅ　ｃｏｎ－　ｔｒｏｌｌｉｎｇ　ｖａｌｕｅ　ｕｎｄｅｒ　ｔｈｅ　ｓｅｃｏｎｄ　ｖｅｃｔｏｒ。Ｉｆ　ｗｅ　ｎｏｗ　ｃｏｎｓｉｄｅｒ　ｔｈｅ　ｔｗｏ　ｃｏｒｒｅｓｐｏｎｄｉｎｇ　ｓｔｕｃｋ— ａｔ　ｆａｕｌｔｓ　ｉｎ　Ｕ　ｏｒｆ　ｔｈｅ　ｏｎ— ｐａｔｈ　ａｎｄ　ｔｈｅ　ｏｆ．ｐａｔｈ　ａｔ　ｇａｔｅ　Ｇ，ｔｈｅｎ　ｔｈｅ　ｃｏｍｂｉｎａｔｉｏｎ　ｏｆ　ｔｈｅｓｅ　ｔｗｏ　ｆａｕｌｔｓ　ｗｉｌｌ　ｂｅ　ｔｅｓｔａｂｌｅ．　Ｉｆ　Ｇ　ｉｓ　ｔｈｅ　ｏｎｌｙ　ｇａｔｅ　ｗｉｔｈ　ｃｏｎｉｇｕｆｒａｔｉｏｎ　７．ｔｈｅｎ　ａｌｌ　ｏｔｈｅｒ　ｇａｔｅｓ　ｗｉｌｌ　ｈａｖｅ　ｎｏｎ－ｃｏｎｔｒｏｌｌｉｎｇ　ｖａｌｕｅｓ　ａｔ　ｏｉｆ－　

ｐａｔｈ　ｉｎｐｕｔｓ（１，４，５，ｏｒ　８）ｉｎ　ｔｈｅ　ｐｒｅｓｅｎｃｅ　ｏｆ　ｔｈｅ　ｓｅｃｏｎｄ　ｖｅｃｔｏｒ．Ｈｅｎｃｅ，ｔｈｅ　ｃｏｍｂｉｎａｔｉｏｎ　ｍｕｌｔｉ－ｆａｕｌｔ　ｃａｎ　ｂｅ　ｐｒｏｐａｇａｔｅｄ　ｔｏ　ｓｏｍｅ　ｏｕｔｐｕｔ．Ｗｅ　ｔｈｕｓ　ｈａｖｅ　ａ　

ｒｅｐｒｅｓｅｎｔａｔｉｖｅ　ｆａｕｌｔ　，ｗｈｉｃｈ　ｉｓ　ｔｈｅ　ｃｏｒｒｅｓｐｏｎｄｉｎｇ　ｓｔｕｃｋ— ａｔ　ｆａｕｌｔ　ｏｆ　ｔｈｅ　ｏｆ．ｐａｔｔｈ　ｉｎｐｕｔ．Ｔｈｅ　ｆａｕｌｔ　．　ｈｏｗｅｖｅｒ，ｃａｎｎｏｔ　ｂｅ　ｔｅｓｔｅｄ　ａｌｏｎｅ　ａｓ　ｔｈｅ　ｃｏｎｃｅｒｎｅｄ　

３　４　

ｏｎ— ｐａｔｈ　ｗｉｌｌ　ａｃｔ　ｓ　ａｏｆ－ｐａｔｈ　ａｔ　ｇａｔｅ　Ｇ，ａｎｄ　ｈｏｌｄ　ｉｔ　８　

ｔｏ　ｔｈｅ　ｃｏｎｔｒｏｌｌｉｎｇ　ｖａｌｕｅ．Ｗｅ　ｓｈｏｗ　ｔｈｉｓ　ｏｎ　ａ　ｔｙｐｉｃａｌ　ｅｘａｍｐｌｅ　ｕｓｅｄ　ｂｙ　Ｃｈｅｎｇ　ｅｔ　ａ１．【　引．Ｉｎ　Ｆｉｇ．８　ｔｈｅ　ｐａｔｈ　

Ｊ，ａ－ｘ— Ｙ— ｚ — ｗ　ｉｓ　ｆｕｎｃｔｉｏｎａｌｌｙ　ｓｅｎｓｉｔｉｚａｂｌｅ　ａｎｄ　ｔｈｅ　ｇａｔｅ　ｗｉｔｈ　ｏｕｔｐｕｔ　ｚ　ｂｅｌｏｎｇｓ　ｔｏ　ｃｏｎｉｇｕｒｆａｔｉｏｎ　７．Ｉｔ　ｉｓ　ｅａｓｙ　

ｔｏ　ｏｂｓｅｒｖｅ　ｔｈａｔ　ｉｓ　ｔｈｅ　ｓ－ａ－１　ｆａｕｌｔ　ａｔ　ｔｈｅ　ｆａｎｏｕｔ　３　４　

ｂｒａｎｃｈ　ｏｆ　ａ，ａｎｄ　ｉｓ　ｔｈｅ　ｓ－ａ一０　ｆａｕｌｔ　ａｔ　ｔｈｅ　ｆａｎｏｕｔ　８　

Ｆｉｇ．７．Ｔｙｐｉｃａｌ　ｃｉｒｃｕｉｔ　ａｎｄ　ｉｔｓ　ｔｗｏ－ｉｎｐｕｔ　ｅｑｕｉｖａｌｅｎｔ　

ｂｒａｎｃｈ　ｏｆ　ｃ．Ｔｈｅ　ｍｕｌｔｉ — ｆａｕｌｔ　ｆａ，　）ｗｉｌｌ　ｂｅ　ｔｅｓｔｅｄ　

ｂｙ　ｔｈｅ　ｖｅｃｔｏｒ（０，１，１）ｆｏｒ　ｉｎｐｕｔｓ　ａ，ｂ，ａｎｄ　ｃ．Ｔｈｉｓ　ｖｅｃｔｏｒ　ｃａｎｎｏｔ　ｔｅｓｔ　ａｌｏｎｅ　ｓ　ａＹ　ｗｉｌｌ　ｂｅ　ｓｅｔ　ｔｏ　ｌｏｇｉｃ　

　ｉｎ　ｔｈｅ　ａｂｓｅｎｃｅ　ｏｆ　ｔｈｅ　ｓｔｕｃｋ— ａｔ　ｆａｕｌｔ　．　Ｌｅｔ　ｔｈｅ　ｕｎｔｅｓｔａｂｉｌｉｔｙ　ｏｆ　ｐａｔｈ　Ｐ　ｂｅ　ｄｕｅ　ｔｏ　ｏｃ— 　０ｃｕｒｒｅｎｃｅ　ｏｆ　Ｃａｓｅ　２．Ｔｈｅｎ　ｆｏｒ　ｅｖｅｒｙ　ｖｅｃｔｏｒ　Ｖ，ａｔ　

Ｉｎ　ａ　ｇｅｎｅｒａｌ　ｃａｓｅ　ｈａｖｉｎｇ　ｍｏｒｅ　ｇａｔｅｓ　ｏｎ　ｐａｔｈ　Ｐ　

ｔｈ　ｃｏｎｉｇｕｆｒａｔｉｏｎ　７，ｗｅ　ｃｏｎｓｔｒｕｃｔ　ｔｈｅ　ｍｕｌｔｉ — ｆａｕｌｔ　ｓｏｍｅ　ｇａｔｅ　ｉｎｐｕｔ，ｔｈｅ　ｓｉｄｅ— ｉｎｐｕｔ　ｒｅｍａｉｎｓ　ａｔ　ｓｔｅａｄｙ　ｗｉｃｏｎｓｉｄｅｒｉｎｇ　ｔｈｅ　ｃｏｒｒｅｓｐｏｎｄｉｎｇ　ｓｔｕｃｋ— ａｔ　ｆａｕｌｔｓ　ｉｎ　ｃｏｎｔｒｏｌｌｉｎｇ　ｖａｌｕｅ　ｏｒ　ｓｏｍｅ　ｇａｔｅ　ｗｉｌｌ　ｒｅｃｅｉｖｅ　ｃｏｍｐｌｅ— 　ｂｙ　

ｏｒｆ　ｔｈｅ　ｏｎ－ｐａｔｈ　ａｎｄ　ａｌｌ　ｔｈｅ　ｏｆ－ｐａｔｈｓ　ｔｈａｔ　ｅｎｄ　ａｔ　ｍｅｎｔａｒｙ　ｅｒｒｏｒ　ｖａｌｕｅｓ（Ｄ，Ｄ１　ａｔ　ｉｔｓ　ｔｗｏ　ｉｎｐｕｔｓ．Ｉｔ　Ｕ　ｔｈ　ｃｏｎｆｉｇｕｒａｔｉｏｎ　７．　ｉｍｍｅｄｉａｔｅｌｙ　ｏｌｆｌｏｗｓ　ｔｈａｔ　ｔｈｅ　ｓｔｕｃｋ— ａｔ　ｆａｕｌｔ　ａｔ　ｔｈｅ　ｔｈｅ　ｇａｔｅｓ　ｗｉｉｎｐｕｔ　ｏｆ　ｔｈｅ　ｏｎ－ｐａｔｈ　Ｐ　ｃａｎ　ｎｅｖｅｒ　ｂｅ　ｔｅｓｔｅｄ；ｉｎ　ｏｔｈｅｒ　Ｆｉｎａｌｌｙ　ｗｅ　ｃｏｎｓｉｄｅｒ　Ｃａｓｅ　６．Ｗｅ　ｓｓａｕｍｅ　ｔｈａｔ　ｏｒｆ　ｗｏｒｄｓ　ａ　ｒｅｐｒｅｓｅｎｔａｔｉｖｅ　ｃａｎｎｏｔ　ｂｅ　ｆｏｕｎｄ．　ｅｖｅｒｙ　ｖｅｃｔｏｒ　ｐａｉｒ　ｓｏｍｅｗｈｅｒｅ　ｔｈｅ　ｇａｔｅ　ｃｏｎｆｉｇｕｒａｔｉｏｎ　Ｉｎ　Ｃａｓｅ　３．ｔｈｅ　ｏｎ— ｐａｔｈ　ａｎｄ　ｏｆ－ｐａｔｈ　ｓｉｇｎａｌｓ　ｗｉｌｌ　ｏｃｃｕｒｓ　ｓ　ａｉｎ　Ｃａｓｅ　６．Ｆｉｒｓｔ　ｌｅｔ　ｕｓ　ａｓＳＵｌＴＩｅ　ｔｈａｔ　ｔｈｅｒｅ　

ｂｅ　ｇｏｉｎｇ　ｔｏｗａｒｄｓ　ｏｐｐｏｓｉｔｅ　ｄｉｒｅｃｔｉｏｎｓ．Ｈｅｎｃｅ，ａ　ｄｅｆ－　ｉｓ　ｏｎｅ　ｓｕｃｈ　ｖｅｃｔｏｒ　Ｖ　ｏｒｆ　ｗｈｉｃｈ　ｃｏｎｉｇｕｆｒａｔｉｏｎ　６　ｏｃ— 　ｉｎｉｔｅ　ｔｒａｎｓｉｔｉｏｎ　ａｔ　ｔｈｅ　ｏｕｔｐｕｔ　ｉｓ　ｎｏｔ　ｐｏｓｓｉｂｌｅ．Ｉｎ　ｔｈｅ　ｃｒｓｕ　ａｔ　ｏｎｌｙ　ｏｎｅ　ｇａｔｅ．Ｌｅｔ　ｔｈｅ　ｓｔｅａｄＹ　ｃｏｎｔｒｏｌｌｉｎｇ　


Ｊ．Ｃｏｍｐｕｔ．Ｓｃｉ．＆Ｔｅｃｈｎｏ１．，Ｎｏｖ．２００４，Ｖｏ１．１９，Ｎｏ・６　

９６２　

ｉｎ　ｔｈｅ　ｕｎｆｏｌｄｅｄ　ｃｉｒｃｕｉｔ　ｔｈｅ　ｍｕｌｔｉｐｌｅ　ｓｔｕｃｋ — ａｔ　ｉａｕ如Ｍ　ｃｏｎｓｔｉｔｕｔｉｎｇ　ｔｈｅ　ｓｉｎｇｌｅ　ｓｔｕｃｋ — ａｔ　ｆａｕｌｔｓ　ｃｏｒｒｅｓｐｏｎｄｉｎｇ　ｔｏ　ｔｈｅ　ｐａｔｈｓ　ｎ　Ｓ　ｓ　ｔｅｓｔａｂｌｅ．Ａｎｙ　ｐｒｏｐｅｒ　ｓｕｂｓｅｔ　ｏｆ　ｉｎｐｕｔ　ｆｓｅｅ　Ｆｉｇ．９１．Ｔｈｅ　ｓｅｃｏｎｄ　ｖｅｃｔｏｒ　ｏｆ　Ｖ　ｗｉｌｌ　ｂｅ　ｖｃｌｕｅ　ａｔ　ｔｈｅ　ｏｆ－ｐａｔｈ　ｉｎｐｕｔ　ｂｅ　０．Ｔｈｅｎ　ｔｈｅ　ｒｅｐｒｅ — 　

ｓｅ　ｎｔａｔｉｖｅ　ｆａｕｌｔ　ｉｓ　ｔｈｅ　ｓ－ａ－１　ｆａｕｌｔ　ａｔ　ｔｈｅ　ｏｆ－ｐａｔｈ　

ｔｈｅ　ｒｅｑｕｉｒｅｄ　ｔｅｓｔ　ｆｏｒ　ｔｈｅ　ｍｕｌｔｉ — ｆａｕｌｔ（ｏＬ，　）．Ｎｏｔｅ　

Ｍ　ｉｓ　ｒｅｄｕｎｄａｎｔ．　

Ｐｒｏｏｆ．Ｓａｍｅ　ａｓ　Ｔｈｅｏｒｅｍ　３．２　ｗｉｔｈ　ｍｉｎｉｍａｌｉｔｙ　

ｔｈａｔ　ｉｔｓｅｌｆ　ｉｓ　ｕｎｅｘｃｉｔａｂｌｅ．Ａｓ　ｉｎ　ｔｈｅ　ｓｅｃｏｎｄ　ｖｅｃｔｏｒ，　

ｉｄｅｒａｔｉｏｎ　ｏｎ　ｔｈｅ　ｓｅｔ　ｏｆ　ｆａｕｌｔｓ．　ｔｈｅ　ｏｎ— ｐａｔｈ　ｇｏｅｓ　ｔｏｗａｒｄｓ　ｔｈｅ　ｃｏｎｔｒｏｌｌｉｎｇ　ｖａｌｕｅ，ｉｔ　ｃｏｎｓ

口　

ｃａｎｎｏｔ　ｄｅｔｅｃｔ　ａｌｏｎｅ．Ｉｆ　ｃｏｎｆｉｇｕｒａｔｉｏｎ　６　ｏｃｃｕｒｓ　ａｔ　

Ｌａｍ　ｅｔ　ａ１．ｐｒｏｖｅｄ　ａ　ｔｈｅｏｒｅｍ（Ｔｈｅｏｒｅｍ　４．２　）　

ｍｕｌｔｉｐｌｅ　ｐｌａｃｅｓ，ｔｈｅ　ｍｕｌｔｉ — ｆａｕｌｔ　ｍａｙ　ｂｅ　ｃｏｎｓｔｒｕｃｔｅｄ　

ｃｏｎｃｅｒｎｉｎｇ　ｒｏｂｕｓｔ　ｄｅｐｅｎｄｅｎｔ（ＲＤ）ｐａｔｈｓ，ｗｈｉｃｈ　ｉｓ　

ｂｙ　ｔａｋｉｎｇ　ａｌｌ　ｓｔｅａｄｙ　ｃｏｎｔｒｏｌｌｉｎｇ　ｖａｌｕｅｓ．　

ｅｘａｃｔｌｙ　ｃｏｍｐｌｅｍｅｎｔａｒｙ　ｔｏ　ｔｈｅ　ａｂｏｖｅ　ｔｈｅｏｒｅｍ．Ｂｙ　口　

ｔｈａｔ　ｔｈｅｏｒｅｍ．ａ　ｓｅｔ　ｏｆ　ｐａｔｈｓ　ｂｅｌｏｎｇｓ　ｔｏ　ｔｈｅ　ＲＤ　ｓｅｔ　ｉｆ　ａｎｄ　ｏｎｌｙ　ｉｆ　ｔｈｅ　ｍｕｌｔｉｐｌｅ　ｓｔｕｃｋ— ａｔ　ｆａ　ｕｌｔ　ａｔ　ｔｈｅ　ｉｎ— 　ｐｕｔ　ｌｉｎｅｓ　ｏｆ　ｔｈｅ　ｃｏｒｒｅｓｐｏｎｄｉｎｇ　ｐａｔｈｓ　ｉｎ　ｔｈｅ　ｌｅａｆ－ｄａｇ　ｉｓ　ｒｅｄｕｎｄａｎｔ．Ａ　ｎａｔｕｒａｌ　ｃｏｎｃｌｕｓｉｏｎ　ｆｒｏｍ　ｔｈｉｓ　ｏｂ— 　ｓｅｒｖａｔｉｏｎ　ｉｓ　ｔｈａｔ　ｔｈｅ　ｔｗｏ　ｓｅｔｓ，ｐｒｉｍｉｔｉｖｅ — ｄｅｐｅｎｄｅｎｔ　ａｎｄ　ＲＤ，ａｒｅ　ｓａｍｅ．Ｉｎ　ｏｔｈｅｒ　ｗｏｒｄｓ，ｉｎ　Ｆｉｇ．２，ｔｈｅ　ｌｉｎｅ　ｓｅｐａｒａｔｉｎｇ　ｔｈｅ　ｓｅｔｓ　ｎｏｎ— ＲＤ　ａｎｄ　ＲＤ　ｓｈｏｕｌｄ　ｂｅ　

ｓ，ａ．．１　

ｖｅｒｔｉｃａｌｌｙ　ａｌｉｇｎｅｄ　ｗｉｔｈ　ｔｈｅ　ｏｎｅ　ｓｅｐａｒａｔｉｎｇ　ｔｈｅ　ｐｒｉｍ— 　ｉｔｉｖｅ　ＭＰＤＦ　ａｎｄ　ｔｈｅ　ｐｒｉｍｉｔｉｖｅ — ｄｅｐｅｎｄｅｎｔ　ｓｅｔ．　

Ｆｉｇ．８．Ｔｙｐｉｃａｌ　ｅｘａｍｐｌｅ　ｏｆ　ＦＳ　ｐａｔｈ　

４　Ｃｏｎｃｌｕｓｉｏｎ　

Ｗｅ　ｈａｖｅ　ｐｒｅｓｅｎｔｅｄ　ａ　ｕｎｉｉｅｄ　ｆａｐｐｒｏａｃｈ　ｔｏ　ｃｈａｒａｃ — 　３　

ｔｅｒｉｚｉｎｇ　ｄｉｆｅｒｅｎｔ　ｃｌａｓｓｉｉｃａｔｆｉｏｎｓ　ｏｆ　ｐａｔｈ— ｄｅｌａｙ　ｆａｕｌｔｓ　ｉｎ　ｔｅｒｍｓ　ｏｆ　ｓｔｕｃｋ— ａｔ　ｆａｕｌｔｓ．Ｖａｒｉｏｕｓ　ｃｌｓｓａｉｉｃａｔｆｉｏｎ　ｓｃｈｅｍｅｓ，ｌｉｋｅ　ＳＴ，ＭＴ，ＦＳ，ｒｏｂｕｓｔ，ＲＤ，ｐｒｉｍｉｔｉｖｅ　

１　

ＭＰＤＦ，ｐｒｉｍｉｔｉｖｅ — ｄｅｐｅｎｄｅｎｔ，ｈａｖｅ　ｂｅｅｎ　ｐｒｏｐｅｒｌｙ　

２　

ｃｈａｒａｃｔｅｒｉｚｅｄ．Ｆｒｏｍ　ａ　ｔｈｅｏｒｅｔｉｃａｌ　ｖｉｅｗｐｏｉｎｔ，ｔｈｅｓｅ　

ｃｈａｒａｃｔｅｒｉｚａｔｉｏｎｓ　ｍａｋｅ　ｔｈｅ　ｕｎｄｅｒｓｔａｎｄｉｎｇ　ｏｆ　ｐａｔｈ— 　Ｆｉｇ．９．Ｅｘａｍｐｌｅ　ｆｏｒ　Ｃａｓｅ　６．　

ｄｅｌａｙ　ｆａｕｌｔｓ　ｍｕｃｈ　ｅａｓｉｅｒ　ｔｈａｎ　ｂｅｆｏｒｅ，ｓｉｎｃｅ　ｓｔｕｃｋ— ａｔ　

ａｕｌｔ　ｔｅｓｔａｂｉｌｉｔｙ　ｉｓ　ａ　ｗｅｌｌ－ｓｔｕｄｉｅｄ　ｄｏｍａｉｎ　ｆｏｒ　ｔｈｅ　Ｓｉｕｎｍｍ０ｎ　ａｎｄ　Ｓｔｒｏｊｗａｓ’ Ｃｌａｓｓｉｉｃｆａｔｉｏｎ［。　】　ｆｅｓｔｉｎｇ　ｃｏｍｍｕｎｉｔｙ．Ｔｈｅ　ｃｏｒｒｅｌａｔｉｏｎｓ　ｏｂｔａｉｎｅｄ　ａｒｅ　Ｔｈｉｓ　ｈａｓ　ｔｈｒｅｅ　ｄｉｆｅｒｅｎｔ　ｃｌａｓｓｅｓ：ｐｒｉｍｉｔｉｖｅ．ＳＰＤＦ　ｔｔｉｇｈｔ　ａｎｄ　ｅｓｔａｂｌｉｓｈ　ｔｗｏ — ｗａｙ　ｉｍｐｌｉｃａｔｉｏｎｓ．Ｈｅｎｃｅ，　ｆｓａｍｅ　ａｓ　ＳＴ），ｐｒｉｍｉｔｉｖｅ　ＭＰＤＦ，ａｎｄ　ｐｒｉｍｉｔｉｖｅ— 　

ｌ　ｔｙｐｅｓ　ｏｆ　ｐａｔｈ— ｄｅｌａｙ　ｆａｕｌｔｓ　ｃａｎ　ｂｅ　ｒｅ— ｃｌｓｓｉａｉｅｄ　ｆｕｓ — 　ｄｅｐｅｎｄｅｎｔ．Ｔｈｅ　ｐｒｉｍｉｔｉｖｅ　ＭＰＤＦ　ｓｅｔ　ｉｓ　ａ　ｐｒｏｐｅｒ　ａｌｉｎｇ　ｓｔｕｃｋ — ａｔ　ｆａｕｌｔｓ　ａｌｏｎｅ．Ａｐｐｌｉｃａｔｉｏｎ　ｏｆ　ｔｈｉｓ　ｉｄｅａ　ｓｕｂｓｅｔ　ｏｆ　ＭＴ　ｃｌａｓｓ，ｗｈｉｃｈ　ｅｘｃｌｕｄｅｓ　ｓｏｍｅ　ｏｆ　ｔｈｅ　ｆａｌｓｅ　ｐａｔｈｓ　ｂｙ　ｄｅｆｉｎｉｎｇ　ｔｈｉｓ　ｓｅｔ　ｃａｒｅｆｕｌｌｙ．　

Ｄｅｉｎｉｆｔｉｏｎ　３．５．Ａ　ｐａｔｈ — ｄｅｌａｙ　ｆａｕｌｔ　Ｆ　ｉｓ　ｓａｉｄ　ｔｏ　ｂｅ　ｐｒｉｍｉｔｉｖｅ　

ｔｏ　ｒｅａｌ－ｌｉｆｅ　ｄｅｌａｙ　ｔｅｓｔｉｎｇ　ｎｅｅｄｓ　ｆｕｒｔｈｅｒ　ｉｎｖｅｓｔｉｇａｔｉｏｎ．　Ａｃｋｎｏｗｌｅｄｇｅｍｅｎｔ　Ｗｅ　ｗｏｕｌｄ　ｌｉｋｅ　ｔｏ　ｔｈａｎｋ　ｔｈｅ　ｒｅｖｉｅｗｅｒｓ　ｏｒｆ　ｐｒｏｖｉｄｉｎｇ　ｃｏｎｓｔｒｕｃｔｉｖｅ　ｃｏｍｍｅｎｔｓ　

（１１　ｉｔ　ｉｓ　ｓｅｎｓｉｔｉｚａｂｌｅ　ａｎｄ　

ｔｈａｔ　ｈｅｌｐｅｄ　ｕｓ　ｔｏ　ｉｍｐｒｏｖｅ　ｔｈｅ　ｐｒｅｓｅｎｔａｔｉｏｎ　ｏｆ　ｔｈｅ　

（２）ｎｏｎｅ　ｏｆ　ｉｔｓ　ｐｒｏｐｅｒ　ｓｕｂ４ａｕｌｔｓ　ｉｓ　ｓｅｎｓｉｔｉｚａ— 　

ｐａＰｅｒ　

ｂｌｅ［２　４Ｉ．

　

Ｔｈｅ　ｄｅｌａｙ　ｆａｕｌｔ　Ｆ　ｍａｙ　ｃｏｎｓｔｉｔｕｔｅ　ａ　ｓｉｎｇｌｅ　ｐａｔｈ　ｏｒ　ｍｕｌｔｉｐｌｅ　ｐａｔｈｓ．Ｔｈｅ　ｏｎｌｙ　ｄｉｆｅｒｅｎｃｅ　ｂｅｔｗｅｅｎ　ＭＴ　

Ｒｅｆｅｒｅｎｃｅｓ　

ｐａｔｈ　ａｎｄ　ｐｒｉｍｉｔｉｖｅ　ＭＰＤＦ　ｉｓ　ｔｈａｔ　ｏｒｆ　ａ　ｓｅｔ　ｏｆ　ｐａｔｈｓ　Ｍ　ｗｈｉｃｈ　ｉｓ　Ｍ　ｎｏｎｅ　ｏｆ　ｔｈｅ　ｃｏｎｓｔｉｔｕｅｎｔ　ｐａｔｈｓ　ｉｓ　ＳＴ　ｂｕｔ　ａ　ｐｒｏｐｅｒ　ｓｕｂｓｅｔ　Ｐ　ｏｆ　Ｍ　ｍａｙ　ｂｅ　ａｓ　ｗｅｌｌ　ｓ　ａＭＴ．　

［１】Ｋｒｓｔｉｄ　Ａ，Ｃｈｅｎｇ　Ｋ　Ｔ．Ｄｅｌａｙ　Ｆａｕｌｔ　Ｔｅｓｔｉｎｇ　ｆｏｒ　ＶＬＳＩ　Ｃｉｒ－　ｃｕｌｔｓ．Ｂｏｓｔｏｎ：Ｋｌｕｗｅｒ　Ａｃａｄｅｍｉｃ　Ｐｕｂｌｉｓｈｅｒｓ，１９９８．　

［２】Ｌｉｎ　Ｃ　Ｊ，Ｒｅｄｄｙ　Ｓ　Ｍ．Ｏｎ　ｄｅｌａｙ　ｆａｕｌｔ　ｔｅｓｔｉｎｇ　ｉｎ　ｌｏｇｉｃ　

Ｉｎ　ｔｈａｔ　ｃｓｅ　ａｔｈｅ　ｓｅｔ　Ｍ　ｍａｙ　ｂｅ　ｄｅｐｅｎｄｅｎｔ　ｏｎ　Ｐ　ａｎｄ　

ｃｉｒｃｕｉｔｓ．ＩＥＥＥ　Ｔｒａｎｓ．ＣＡＤ．Ｓｅｐｔ．１９８７、６　６９４－７０３．　

ｎｅｅｄ　ｎｏｔ　ｂｅ　ｔｅｓｔｅｄ　ｓｅｐａｒａｔｅｌｙ　ｆｏｒ　ｄｅｌａｙ．Ｔｈｅ　ｓｅｔ，　

『３１　Ｓｍｉｔｈ　Ｇ　Ｌ．Ｍｏｄｅｌ　ｏｒｆ　ｄｅｌａｙ　ｆａｕｌｔｓ　ｂａｓｅｄ　ｕｐｏｎ　ｐａｔｈｓ．Ｉｎ　Ｐｒｏｅ．Ｉｎｔｅｒｎａｔｉｏｎａｌ　Ｔｅｓｔ　Ｃｏ＠，０ｃｔ．１９８５，ＰＰ．３４２ —３４９．　『４１　Ａｉｔｋｅｎ　Ｒ　Ｃ．Ｎａｎｏｍｅｔｅｒ　ｔｅｃｈｎｏｌｏｇｙ　ｅｆｆｅｃｔｓ　ｏｎ　ｆａｕｌｔ　ｍｏｄ－　

＼ｐｒｉｍｉｔｉｖｅ — ＭＰＤＦ＝ｐｒｉｍｉｔｉｖｅ — ｄｅｐｅｎｄｅｎｔ＼ＳＴ－　ｄｅｐｅｎｄｅｎｔ，ｍａｙ　ｂｅ　ｔｅｒｍｅｄ　ａｓ　ＭＴ－ｄｅｐｅｎｄｅｎｔ．Ｗｅ　

ｅｌｓ　ｆｏｒ　ＩＣ　ｔｅｓｔｉｎｇ　ＩＥＥＥ　

ｍｏｄｉｆｙ　Ｔｈｅｏｒｅｍ　３．２　ｓｌｉｇｈｔｌｙ　ｔｏ　ｃｈａｒａｃｔｅｒｉｚｅ　ｔｈｅ　

４８：４６—５１．　

ｐｒｉｍｉｔｉｖｅ　ＭＰＤＦ　ｓｅｔ　ｏｆ　ｐａｔｈｓ．　

Ｔｈｅｏｒｅｍ　３．５．Ａ　ｓｅｔ　ｏｆ　ｌｏｇｉｃａｌ　ｐａｔｈｓ　Ｓ　ｉｎ　ａ　ｃｉｒｃｕｉｔ　ｆｏｍｓ　ａ　ｐｒｉｍｉｔｉｖｅ　ＭＰＤＦ　ｓｅｔ玎ａｎｄ　ｏｎｌｙ　ｉｆ　

ｎｓ．Ｃｏｍｐｕｔｅｒｓ、Ｊａｎ．１９９９　

［５】Ｎｅｅｄｈａｍ　Ｗ　Ｎ，Ｐｒｕｎｔｙ　Ｃ，Ｙｅｏｈ　Ｅ　Ｈ．Ｈｉｇｈ　ｖｏｌｕｍｅ　ｍｉ－　ｃｒｏｐｒｏｃｅｓｓｏｒ　ｔｅｓｔ　ｅｓｃａｐｅｓ，ａｎ　ａｎａｌｙｓｉｓ　ｏｆ　ｄｅｆｅｃｔｓ　ｏｕｒ　ｔｅｓｔｓ　

ａｒｅ　ｍｉｓｓｉｎｇ．Ｉｎ　Ｐ７＂ｏｃ．Ｉｎｔｅｎａｒｔｉｏｎａｌ　Ｔｅｓｔ　Ｃｏ＠，０ｃｔ．　１９９８，ＰＰ．２５－３４．　


Ｓｕｂｈａｓｈｉｓ　Ｍａｊｕｍｄｅｒ　ｅｔ　ａ１．：Ａ　Ｎｅｗ　Ｃｌａｓｓｉｉｃｆａｔｉｏｎ　ｏｆ　Ｐａｔｈ— Ｄｅｌａｙ　Ｆａｕｌｔ　Ｔｅｓｔａｂｉｌｉｔｙ　

［６】Ｋｒｉｓｎａｍａｃｈａｒｙ　Ａ，Ａｂｒａｈａｍ　Ｊ　Ａ．Ｅｆｅｃｔｓ　ｏｆ　ｍｕｌｔｉｃｙ－　ｃｌｅ　ｓｅｎｓｉｔｉｚａｔｉｏｎ　ｏｎ　ｄｅｌａｙ　ｔｅｓｔｓ．Ｉｎ　Ｐｒｏｃ．Ｉｎｔｅｒｎａｔｉｏｎａｌ　

Ｃｏ　

ＶＬＳＩ　Ｄｅｓｉｇｎ，Ｊａｎ．２００３，ＰＰ．１３７—１４２．　

『７１　Ｐｏｍｅｒａｎｚ　Ｉ，Ｒｅｄｄｙ　Ｓ　Ｍ．Ｏｎ　ｔｈｅ　ｎｕｍｂｅｒ　ｏｆ　ｔｅｓｔｓ　ｔｏ　ｄｅ－　

９６３　

Ｓｕｂｈａｓｈｉｓ　Ｍａｊｕｍｄｅｒ　ｉｓ　ａ　ｐｒｏｆｅｓｓｏｒ　ａｎｄ　ｃｏｕｒｓｅ　ｌｅａｄｅｒ　ｆｏｒ　

ｔｈｅ　Ｃｏｍｐｕｔｅｒ　Ｓｃｉｅｎｃｅ　ａｎｄ　Ｅｎ－　ｇｉｎｅｅｒｉｎｇ　Ｄｅｐａｒｔｍｅｎｔ　ｏｆ　Ｉｎｔｅｒ－　

ｔｅｃｔ　ａｌｌ　ｐａｔｈ　ｄｅｌａｙ　ｆａｕｌｔｓ　ｉｎ　ｃｏｍｂｉｎａｔｉｏｎａｌ　ｌｏｇｉｃ　ｃｉｒｃｕｉｔｓ．　

ｎａｔｉｏｎａｌ　Ｉｎｓｔｉｔｕｔｅ　ｏｆ　Ｉｎｆｏｒｍａｔｉｏｎ　

ＩＥＥＥ　

Ｔｅｃｈｎｏｌｏｇｙ，Ｋｏｌｋａｔａ．Ｈｅ　ｓｔａｒｔｅｄ　

ｕｓ．Ｃｏｍｐｕｔｅｒｓ．Ｊａｎ．１９９６．４５：５０－６２．　

［８】Ｈｅｒａｇｕ　Ｋ，Ｐａｔｅｌ　Ｊ　Ｈ，Ａｇｒａｗａｌ　Ｖ　Ｄ．Ｆａｓｔ　ｉｄｅｎｔｉｉｃｆａｔｉｏｎ　

ｈｉｓ　ｃａｒｅｅｒ　ｉｎ　Ｔｅｘａｓ　Ｉｎｓｔｒｕｍｅｎｔｓ　

ｏｆ　ｕｎｔｅｓｔａｂｌｅ　ｄｅｌａｙ　ｆａｕｌｔｓ　ｕｓｉｎｇ　ｉｍｐｌｉｃａｔｉｏｎｓ．Ｉｎ　Ｐｒｏｃ．　

Ｉｎｄｉａ　Ｐｖｔ．Ｌｔｄ．ａｎｄ　ｈａｓ　ｏｖｅｒ　

ｎｔＩｅｒｎａｔｉｏｎａＬ　Ｃｏｎｆ．ｃＡＤ　Ｎｏｖ．１９９７　ＰＰ．６４２—６４７．　

ｓｅｖｅｎ　ｙｅａｒｓ　ｏｆ　ｉｎｄｕｓｔｒｙ　ｅｘｐｅｒｉ－　

［９】Ｓｐａｒｍａｎｎ　Ｕ，Ｌｕｘｅｎｂｕｒｇｅｒ　Ｄ，Ｃｈｅｎｇ　Ｋ　Ｔ，Ｒｅｄｄｙ　Ｓ　Ｍ．　Ｆａｓｔ　ｉｄｅｎｔｍｃａｔｉｏｎ　ｏｆ　ｒｏｂｕｓｔ　ｄｅｐｅｎｄｅｎｔ　ｐａｔｈ　ｄｅｌａｙ　ｆａｕｌｔｓ．　

ｅｎｃｅ．Ｈｅ　ｒｅｃｅｉｖｅｄ　ｈｉｓ　Ｍ．Ｔｅｃｈ　ｄｅ— 　ｇｒｅｅ　ｉｎ　ｃｏｍｐｕｔｅｒ　ｓｃｉｅｎｃｅ　ｆｒｏｍ　ｔｈｅ　Ｉｎｄｉａｎ　Ｓｔａｔｉｓｔｉｃａｌ　Ｉｎ— 　

Ｉｎ　Ｐｒｏｃ．　３０ｔｈ　Ｄｅｓｉｇｎ　Ａｕｔｏｍａｔｉｏｎ　Ｃｏｎ］．．Ｊｕｎｅ　１９９５．　ｓｔｉｔｕｔｅ，Ｋｏｌｋａｔａ　ｉｎ　１９９６．Ｈｉｓ　ｕｎｄｅｒｇｒａｄｕａｔｅ　ｗｏｒｋ　ｗａｓ　ＰＰ．１　１９－１２５．　

ｄｏｎｅ　ｉｎ　ｔｈｅ　Ｅｌｅｃｔｒｏｎｉｃｓ　ａｎｄ　Ｔｅｌｅｃｏｍｍｕｎｉｃａｔｉｏｎ　Ｅｎｇｉ — 　

ｙｉｎｇ　ｕｎｔｅｓｔａｂｌｅ　［１０】Ｌｉａｎｇ　Ｈ　Ｃ，Ｌｅｅ　Ｃ　Ｌ，Ｃｈｅｎ　Ｊ　Ｅ．Ｉｄｅｎｔｉｆｎｅｅｒｉｎｇ　Ｄｅｐｔ．ｏｆ　ｔｈｅ　Ｊａｄａｖｐｕｒ　Ｕｎｉｖｅｒｓｉｔｙ，Ｋｏｌｋａｔａ．Ｈｅ　ｆａｕｌｔｓ　ｉｎ　ｓｅｑｕｅｎｔｉａｌ　ｃｉｒｃｕｉｔｓ　

ＩＥＥＥ　Ｄｅｓｉｇｎ　ａｎｄ　Ｔｅｓｔ　ｏｉ　。ａｌｓｏ　ｗｏｒｋｅｄ　ａｓ　ａ　ｒｅｓｅａｒｃｈ　ａｓｓｉｓｔａｎｔ　ｉｎ　ｔｈｅ　Ｃｏｍｐｕｔｅｒ　　Ｃｏｍｐｕｔｅｒｓ，１９９５，１２（３）：１２　２３．

［１　１】　Ｆｅｋｕｍａｌｌａ　Ｒ，Ｍｅｎｏｎ　Ｐ　Ｒ．Ｉｄｅｎｔｉｆｙｉｎｇ　ｒｅｄｕｎｄａｎｔ　ｐａｔｈ　ｄｅｌａｙ　ｆａｕｌｔｓ　ｉｎ　ｓｅｑｕｅｎｔｉａｌ　ｃｉｒｃｕｉｔｓ．Ｉｎ　Ｐｒｏｃ．９ｔｈ　ｎｔＩｅｒｎａ— 　

ｔｉｏｎａｌ　Ｃｏｎ］．ＶＬＳＩ　Ｄｅｓｉｇｎ，Ｊａｎ．１９９６，ＰＰ．４０６ — ４１１．　

［１２】Ｍａｊｕｍｄｅｒ　Ｓ，Ａｇｒａｗａｌ　Ｖ　Ｄ，Ｂｕｓｈｎｅｌｌ　Ｍ　Ｌ．Ｏｎ　ｄｅｌａｙ— 　

Ｅｎｇ．Ｄｅｐｔ．ｏｆ　Ｒｕｔｇｅｒｓ　Ｕｎｉｖｅｒｓｉｔｙ　ｆｏｒ　ａ　ｙｅａｒ．Ｈｅ　ｈａｓ　ｌｅｄ　ｐｒｏｄｕｃｔ　ｄｅｖｅｌｏｐｍｅｎｔ　ｔｅａｍｓ　ｗｏｒｋｉｎｇ　ｏｎ　ｐｒｏｔｏｃｏｌ　ｓｔａｃｋ　ｄｅｖｅｌｏｐｍｅｎｔ　ａｓ　ｗｅｌｌ　ａｓ　Ｖｌ０ＩＰ．Ｈｉｓ　ｃｕｒｒｅｎｔ　ａｒｅａｓ　ｏｆ　ｉｎ— 　ｔｅｒｅｓｔ　ｉｎｃｌｕｄｅ　ｄｅｌａｙ　ｆａｕＩｔ　ｔｅｓｔｉｎｇ，ｗｉｒｅ　ｒｏｕｔｉｎｇ，ｐａｒｔｉ－　

ｕｎｔｅｓｔａｂｌｅ　ｐａｔｈｓ　ａｎｄ　ｓｔｕｃｋ— ｆａｕｌｔ　ｒｅｄｕｎｄａｎｃｙ．Ｉｎ　Ｐｒｏｃ．　

ｔｉｏｎｉｎｇ，ａｐｐｒｏｘｉｍａｔｉｏｎ　ａｌｇｏｒｉｔｈｍｓ，ａｎｄ　ａｐｐｌｉｃａｔｉｏｎ　ｏｆ　

１６ｔｈ　ＩＥＥＥ　ＶＬＳＩ　Ｔｅｓｔ　Ｓｙｒｕｐ．，１９９８，ＰＰ．１９４—１９９．　

ｃｏｍｐｕｔａｔｉｏｎａｌ　ｇｅｏｍｅｔｒｙ　ｔｏ　ＣＡＤ　ｐｒｏｂｌｅｍｓ．　

［１３】Ｌａｎ　Ｗ　Ｋ，Ｓａｉｌｄａｎｈａ　Ａ，Ｂｒａｙｔｏｎ　Ｒ　Ｋ，Ｓａｎｇｉｏｖａｎｎｉ — 　Ｖｉｎｃｅｎｔｅｌｌｉ　Ａ　Ｌ．Ｄｅｌａｙ　ｆａｕｌｔ　ｃｏｖｅｒａｇｅ，ｔｅｓｔ　ｓｅｔ　ｓｉｚｅ，ａｎｄ　

ｐｅｒｆｏｒｍａｎｃｅ　ｔｒａｄｅ— ｏｆｓ．ＩＥＥＥ　Ｔｒａｎｓ．ＣＡＤ，Ｊａｎ．１９９５，　１４：３２－４４．　

Ｂｈａｒｇａｂ　Ｂ．Ｂｈａｔｔａｃｈａｒｙａ　ｒｅｃｅｉｖｅｄ　ｔｈｅ　Ｂ．Ｓｃ．　ｄｅｇｒｅｅ　ｉｎ　ｐｈｙｓｉｃｓ　ｆｒｏｍ　ｔｈｅ　Ｐｒｅｓｉｄｅｎｃｙ　Ｃｏｌｌｅｇｅ，Ｃａｌ－　

Ｔｅｃｈ．　ａｎｄ　Ｍ．Ｔｅｃｈ．ｄｅｇｒｅｅｓ　ｉｎ　ｒａｄｉｏ－　［１４】Ｇｈａｒａｙｂｅｈ　Ｍ　Ａ，Ｂｕｓｈｎｅｌｌ　Ｍ　Ｌ，Ａｇｒａｗａｌ　Ｖ　Ｄ．Ｃｌａｓｓｉ — 　ｃｕｔｔａ．ｔｈｅ　Ｂ．ｉｃａｔｉｆｏｎ　ａｎｄ　ｔｅｓｔ　ｇｅｎｅｒａｔｉｏｎ　ｆｏｒ　ｐａｔｈ－ｄｅｌａｙ　ｆａｕｌｔｓ　ｕｓｉｎｇ　

ｐｈｙｓｉｃｓ　ａｎｄ　ｅｌｅｃｔｒｏｎｉｃｓ，ａｎｄ　ｔｈｅ　Ｐｈ．Ｄ．ｄｅｇｒｅｅ　ｉｎ　ｃｏｍ－　

ｓｉｎｇｌｅ　ｓｔｕｃｋ— ｆａｕｌｔ　ｔｅｓｔｓ．Ｊ．Ｅｌｅｃｔｒｏｎｉｃ　Ｔｅｓｔｉｎｇ：Ｔｈｅｏｒｙ　

ｐｕｔｅｒ　ｓｃｉｅｎｃｅ　ａｌｌ　ｆｒｏｍ　ｔｈｅ　Ｕｎｉｖｅｒｓｉｔｙ　ｏｆ　Ｃａｌｃｕｔｔａ，Ｉｎ— 　

ａｎｄ　Ａｐｐｌｉｃａｔｉｏｎｓ，Ａｕｇ．１９９７，１１：５５—６７．　

ｄｉａ．　Ｓｉｎｃｅ　１９８２，ｈｅ　ｈａｓ　ｂｅｅｎ　ｏｎ　ｔｈｅ　ｆａｃｕｌｔｙ　ｏｆ　ｔｈｅ　

［１５】Ｇｈａｒａｙｂｅｈ　Ｍ　Ａ，Ｂｕｓｈｎｅｌｌ　Ｍ　Ｌ，Ａｇｒａｗａｌ　Ｖ　Ｄ．Ｆａｌｓｅ — 　Ｉｎｄｉａｎ　Ｓｔａｔｉｓｔｉｃａｌ　Ｉｎｓｔｉｔｕｔｅ，Ｃａｌｃｕｔｔａ，ｗｈｅｒｅ　ｃｕｒｒｅｎｔｌｙ　ｐａｔｈ　ｒｅｍｏｖａｌ　ｕｓｉｎｇ　ｄｅｌａｙ　ｆａｕｌｔ　ｓｉｍｕｌａｔｉｏｎ．Ｉｎ　Ｐｒｏｃ．７ｔｈ　

ＩＥＥＥ　Ａｓｉａｎ　Ｔｅｓｔ　Ｓｙｒｕｐ．　Ｄｅｃ．１９９８．　

ｈｅ　ｉｓ　ａ　ｆｕｌｌ　ｐｒｏｆｅｓｓｏｒ．Ｈｅ　ｖｉｓｉｔｅｄ　ｔｈｅ　Ｄｅｐａｒｔｍｅｎｔ　ｏｆ　Ｃｏｍｐｕｔｅｒ　Ｓｃｉｅｎｃｅ　ａｎｄ　Ｅｎｇｉｎｅｅｒｉｎｇ．Ｕｎｉｖｅｒｓｉｔｙ　ｏｆ　

［１６】Ｍａｊｈｉ　Ａ　Ｋ，Ｊａｃｏｂ　Ｊ，Ｐａｔｎａｉｋ　Ｌ　Ｍ，Ａｇｒａｗａｌ　Ｖ　Ｄ．Ｏｎ　ｔｅｓｔ　Ｎｅｂｒａｓ　Ｌｉｎｃｏｌｎ，ＵＳＡ，ｄｕｒｉｎｇ　１９８５—１９８７，ａｎｄ　２００１－　ｃｏｖｅｒａｇｅ　ｏｆ　ｐａｔｈ　ｄｅｌａｙ　ｆａｕｌｔｓ．Ｉｎ　Ｐｒｏｃ．９ｔｈ　ｎｔＩｅｒｎａｔｉｏｎａｌ　

Ｃｏ　

ＶＬＳＩ　Ｄｅｓｉｇｎ，Ｊａｎ．１９９６，ＰＰ．４１８—４２１．　

［１７】　Ｓａｌｄａｎｈａ　Ａ，Ｂｒａｙｔｏｎ　Ｒ，Ｓａｎｇｉｏｖａｎｎｉ — Ｖｉｎｃｅｎｔｅｌｌｉ　Ａ．　Ｅｑｕｉｖａｌｅｎｃｅ　ｏｆ　ｒｏｂｕｓｔ　ｄｅｌａｙ— ・ｆａｕｌｔ　ａｎｄ　ｓｉｎｇｌｅ　ｓｔｕｃｋ— ・ｆａｕｌｔ　

２００２，ａｎｄ　ｔｈｅ　ＦａｕＩｔ—Ｔｏｌｅｒａｎｔ　Ｃｏｍｐｕｔｉｎｇ　Ｇｒｏｕｐ．Ｉｎｓｔｉ — 　ｔｕｔｅ　ｏｆ　Ｉｎｆｏｒｍａｔｉｃｓ，ａｔ　ｔｈｅ　Ｕｎｉｖｅｒｓｉｔｙ　ｏｆ　Ｐｏｔｓｄａｍ，Ｇｅｒ— 　ｍａｎｙ　ｄｕｒｉｎｇ　１９９８－２０００．Ｈｉｓ　ｒｅｓｅａｒｃｈ　ｉｎｔｅｒｅｓｔ　ｉｎｃｌｕｄｅｓ　

ｔｅｓｔ　ｇｅｎｅｒａｔｉｏｎ．　Ｉｎ　Ｐｒｏｃ．　２９ｔｈ　Ｄｅｓｉｇｎ　Ａｕｔｏｍａｔｉｏｎ　

ｌｏｇｉｃ　ｓｙｎｔｈｅｓｉｓ　ａｎｄ　ｔｅｓｔｉｎｇ　ｏｆ　ＶＬＳＩ　ｃｉｒｃｕｉｔｓ，ｐｈｙｓｉｃａｌ　

Ｃｏ　，Ｊｕｎｅ　１９９２，ＰＰ．１７３—１７６．　

ｄｅｓｉｇｎ，ｇｒａｐｈ　ａｌｇｏｒｉｔｈｍｓ，ａｎｄ　ｉｍａｇｅ　ｐｒｏｃｅｓｓｉｎｇ　ａｒｃｈｉ — 　

［１８】Ｓｐａｒｍａｎｎ　Ｕ，Ｋｏｅｌｌｅｒ　Ｌ．Ｉｍｐｒｏｖｉｎｇ　ｐａｔｈ　ｄｅｌａｙ　ｆａｕｌｔ　

ｔｅｃｔｕｒｅ．Ｈｅ　ｈａｓ　ｐｕｂｌｉｓｈｅｄ　ｍｏｒｅ　ｔｈａｎ　１３０　ｐａｐｅｒｓ　ｉｎ　

ｔｅｓｔａｂｉｌｉｔｙ　ｂｙ　ｐａｔｈ　ｒｅｍｏｖａ１．Ｉｎ　Ｐｒｏｃ．１　６ｔｈ　ＩＥＥＥ　ＶＬＳＩ　

ａｒｃｈｉｖａｌ　ｊｏｕｒｎａｌｓ　ａｎｄ　ｒｅｆｅｒｅｅｄ　ｃｏｎｆｅｒｅｎｃｅ　ｐｒｏｃｅｅｄｉｎｇｓ，　

ｅｓｔＴ　Ｓｙｒｕｐ．，１９９８，ＰＰ．２００—２０８．　

ａｎｄ　ｈｏｌｄｓ　６　Ｕｎｉｔｅｄ　Ｓｔａｔｅｓ　ｐａｔｅｎｔｓ．Ｃｕｒｒｅｎｔｌｙ，ｈｅ　ｉｓ　ｃｏｌ — 　

ａｂｏｒａｔｉｎｇ　ｗｉｔｈ　Ｉｎｔｅｌ　Ｃｏｒｐｏｒａｔｉｏｎ，ＵＳＡ，ａｎｄ　ＩＲＩＳＡ，　［１９】Ｃｈｅｎｇ　Ｋ　Ｔ，Ｃｈｅｎ　Ｈ　Ｃ．Ｃｌｓｓａｉｉｃｆａｔｉｏｎ　ａｎｄ　ｉｄｅｎｔｉｉｃｆａｔｉｏｎ　ｌｏｆ　ｎｏｎｒｏｂｕｓｔ　ｕｎｔｅｓｔａｂｌｅ　ｐａｔｈ　ｄｅｌａｙ　ｆａｕｌｔｓ．ＩＥＥＥ　Ｔｒａｎｓ．　

Ｆｒａｎｃｅ，ｆｏｒ　ｄｅｖｅｌｏｐｍｅｎｔ　ｏｆ　ｉｍａｇｅ　ｐｒｏｃｅｓｓｉｎｇ　ｈａｒｄｗａｒｅ　

ＣＡＤ，Ａｕｇ．１９９６，１５：８４５－８５３．　

ａｎｄ　ｒｅｃｏｎｆｉｇｕｒａｂｌｅ　ｐａｒａｌｌｅｌ　ｃｏｍｐｕｔｉｎｇ　ｔｏｏｌｓ．Ｄｒ．Ｂｈａｔ— 　

［２０】　Ｇｈａｒａｙｂｅｈ　Ｍ　Ａ．Ｔｅｓｔｉｎｇ　ｏｒｆ　ｔｉｍｉｎｇ　ｃｏｒｒｅｃｔｎｅｓｓ　ｏｆ　ｈｉｇｈ — 　ｔａｃｈａｒｙａ　ｉｓ　ａ　ｆｅｌｌｏｗ　ｏｆ　ｔｈｅ　Ｉｎｄｉａｎ　Ｎａｔｉｏｎａｌ　Ａｃａｄｅｍｙ　ｓｐｅｅｄ　ＶＬＳＩ　ｃｉｒｃｕｉｔｓ［Ｄｉｓｓｅｒｔａｔｉｏｎ］．ＥＣＥ　Ｄｅｐｔ．，Ｒｕｔｇｅｒｓ　ｏｆ　Ｅｎｇｉｎｅｅｒｉｎｇ．Ｈｅ　ｓｅｒｖｅｄ　ｏｎ　ｔｈｅ　ｃｏｎｆｅｒｅｎｃｅ　ｃｏｍｍｉｔ— 　Ｕｎｉｖｅｒｓｉｔｙ，Ｏｃｔ．１９９６．　ｔｅｅｓ　ｏｆ　ｔｈｅ　Ｉｎｔｅｒｎａｔｉｏｎａｌ　Ｔｅｓｔ　Ｃｏｎｆｅｒｅｎｃｅ（ＩＴＣ），ｔｈｅ　［２１】Ｓｉｖａｒａｍａｎ　Ｍ，Ｓｔｒｏｊｗａｓ　Ａ　Ｊ．Ｐｒｉｍｉｔｉｖｅ　ｐａｔｈ　ｄｅｌａｙ　ｆａｕｌｔ　Ａｓｉａｎ　Ｔｅｓｔ　Ｓｙｍｐｏｓｉｕｍ（ＡＴＳ），ｔｈｅ　ＶＬＳＩ　Ｄｅｓｉｇｎ　ａｎｄ　ｉｄｅｎｔｉｉｃｆａｔｉｏｎ．Ｉｎ　Ｐｒｏｃ．１　Ｏｔｈ　Ｉｎｔｅｎａｔｒｉｏｎａｌ　Ｃｏｎ］．ＶＬＳＩ　Ｄｅｓｉｇｎ，１９９７，ＰＰ．９５—１００．　

Ｔｅｓｔ　Ｗｏｒｋｓｈｏｐ　ｆＶＤＡＴ），ｔｈｅ　Ｉｎｔｅｒｎａｔｉｏｎａｌ　Ｃｏｎｆｅｒｅｎｃｅ　ｏｎ　Ａｄｖａｎｃｅｄ　Ｃｏｍｐｕｔｉｎｇ　ｆＡＤＣ０ＭＰ），ａｎｄ　ｔｈｅ　Ｉｎｔｅｒ — 　

［２２】Ｍａｊｈｉ　Ａ　Ｋ，Ａｇｒａｗａｌ　Ｖ　Ｄ．Ｔｕｔｏｒｉａｌ：Ｄｅｌａｙ　ｆａｕｌｔ　ｍｏｄｅｌｓ　ｎａｔｉｏｎａｌ　Ｃｏｎｆｅｒｅｎｃｅ　ｏｎ　Ｈｉｇｈ— Ｐｅｒｆｏｒｍａｎｃｅ　Ｃｏｍｐｕｔｉｎｇ　ａｎｄ　ｃｏｖｅｒａｇｅ．Ｉｎ　Ｐｒｏｃ．１１ｔｈ　Ｉｎｔｅｒｎａｔｉｏｎａｔ　Ｃｏｎｆ　ｖＬｓＩ　（ＨｉＰＣ）．Ｆｂｒ　ｔｈｅ　Ｉｎｔｅｒｎａｔｉｏｎａｌ　Ｃｏｎｆｅｒｅｎｃｅ　ｏｎ　ＶＬＳＩ　Ｄｅ — 　Ｄｅｓｉｇｎ，１９９８，ＰＰ．３６４—３６９．　ｓｉｇｎ，ｈｅ　ｓｅｒｖｅｄ　ａｓ　Ｔｕｔｏｒｉａｌ　Ｃｏ－Ｃｈａｉｒ（１９９４），Ｐｒｏｇｒａｍ　［２３】Ｃｈｅｎｇ　Ｋ　Ｔ，Ｃｈｅｎ　Ｈ　Ｃ．Ｄｅｌａｙ　ｔｅｓｔｉｎｇ　ｆｏｒ　ｎｏｎ — ｒｏｂｕｓｔ　Ｃｏ－Ｃｈａｉｒ（１９９７），Ｇｅｎｅｒａｌ　Ｃｏ－Ｃｈａｉｒ　ｆ２０００），ａｎｄ　ａｓ　ａ　ｕｎｔｅｓｔａｂｌｅ　ｃｉｒｃｕｉｔｓ．Ｉｎ　Ｐｒｏｃ．Ｉｎｔｅｎａｔｒｉｏｎａｌ　Ｔｅｓｔ　Ｃｏｎ］．，　０ｃｔ．１９９３．ＰＰ．９５４—９６１．　

ｍｅｍｂｅｒ　ｏｆ　ｔｈｅ　Ｓｔｅｅｒｉｎｇ　Ｃｏｍｍｉｔｔｅｅ　ｄｕｒｉｎｇ　２００　１—２００３．　

ｓ　ｏｎ　ｔｈｅ　ｅｄ　ｏｒｉａｌ　ｂｏａｒｄ　ｏｆ　ｔｈｅ　Ｊｏｕｒｎａｌ　ｏｆ　Ｃｉ卜　［２４】Ｋｅ　Ｗ，Ｍｅｎｏｎ　Ｐ　Ｒ．Ｓｙｎｔｈｅｓｉｓ　ｏｆ　ｄｅｌａｙ— ｖｅｒｉｉａｂｌｆｅ　ｃｏｍｂｉ — 　Ｈｅ　ｉｎａｔｉｏｎａｌ　ｃｉｒｃｕｉｔｓ．ＩＥＥＥ　Ｔｒａｎｓ．Ｃｏｍｐｕｔｅｒｓ，Ｆｅｂ．１９９５，　４４：２１３－２２２．　

ｃｕ　ｓ，Ｓｙｓｔｅｍｓ，ａｎｄ　Ｃｏｍｐｕｔｅｒｓ（ｗｌ０ｒｌｄ　Ｓｃｉｅｎｔｉｆｉｃ，Ｓｉｎ－　ｇａｐｏｒｅ），ａｎｄ　ｔｈｅ　Ｊｏｕｒｎａｌ　ｏｆ　Ｅｌｅｃｔｒｏｎｉｃ　Ｉ、ｅｓｔｉｎｇ：Ｔｈｅｏｒｙ　ａｎｄ　Ａｐｐｎｃａｔｉｏｎｓ（Ｋｌｕｗｅｒ　Ａｃａｄｅｍｉｃ　Ｐｕｂｌｉｓｈｅｒｓ，ｕｓＡ）．　


９６４　

［ｈｔｔｐ：／／ｗｗｗ．ｉｓｉｃａ１．ａｃ．ｉｎ／￣ｂｈａｒｇａｂ］　

Ｊ．Ｃｏｍｐｕｔ．Ｓｃｉ．＆Ｔｅｃｈｎｏ１．，Ｎｏｖ．２００４，Ｖｏ１．１９，Ｎｏ．６　Ｉｎ　１９９８．ｈｅ　ｒｅｃｅｉｖｅｄ　ｔｈｅ　Ｈａｒｒｙ　Ｈ．Ｇｏｏｄｅ　Ｍｅｍｏｒｉａｌ　

Ａｗａｒｄ　ｏｆ　ｔｈｅ　ＩＥＥＥ　Ｃｏｍｐｕｔｅｒ　Ｓｏｃｉｅｔｙ　ｆｏｒ　ｉｎｎｏｖａｔｉｖｅ　

Ｖｉｓｈｗａｎｉ　Ｄ．Ａｇｒａｗａｌ　ｉｓ　ｔｈｅ　Ｊａｍｅｓ　Ｊ．Ｄａｎａ－　

ｃｏｎｔｒｉｂｕｔｉｏｎｓ　ｔｏ　ｔｈｅ　ｆｉｅｌｄ　ｏｆ　ｅｌｅｃｔｒｏｎｉｃ　ｔｅｓｔｉｎｇ，ａｎｄ　ｉｎ　

ｈｅｒ　Ｐｒｏｆｅｓｓｏｒ　ｏｆ　Ｅｌｅｃｔｒｉｃａｌ　ａｎｄ　Ｃｏｍｐｕｔｅｒ　Ｅｎｇｉｎｅｅｒｉｎｇ　

１９９３，ｒｅｃｅｉｖｅｄ　ｔｈｅ　Ｄｉｓｔｉｎｇｕｉｓｈｅｄ　Ａｌｕｍｎｕｓ　Ａｗａｒｄ　ｏｆ　ｔｈｅ　

ａｔ　Ａｕｂｕｒｎ　Ｕｎｉｖｅｒｓｉｔｙ，Ａｌａｂａｍａ．Ｈｅ　ｈａｓ　ｏｖｅｒ　ｔｈｉｒｔｙ　

Ｕｎｉｖｅｒｓｉｔｙ　ｏｆ　Ｉｌｌｉｎｏｉｓ　ａｔ　Ｕｒｂａｎａ－Ｃｈａｍｐａｉｇｎ，ｉｎ　ｒｅｃｏｇ－　

ｙｅａｒｓ　ｏｆ　ｉｎｄｕｓｔｒｙ　ａｎｄ　Ｕｎｉｖｅｒｓｉｔｙ　ｅｘｐｅｒｉｅｎｃｅ，ｗｏｒｋｉｎｇ　

ｎｉｔｉｏｎ　ｏｆ　ｈｉｓ　ｏｕｔｓｔａｎｄｉｎｇ　ｃｏｎｔｒｉｂｕｔｉｏｎｓ　ｉｎ　ｄｅｓｉｇｎ　ａｎｄ　

ａｔ　Ｂｅｌｌ　Ｌａｂｓ．Ｍｕｒｒａｙ　Ｈｉｌｌ，ＮＪ：Ｒｕｔｇｅｒｓ　Ｕｎｉｖｅｒｓｉｔｙ，Ｎｅｗ　

ｔｅｓｔ　ｏｆ　ＶＬＳＩ　ｓｙｓｔｅｍｓ．Ｄｒ．Ａｇｒａｗａｌ　ｉｓ　ａ　ｆｅｌｌｏｗ　ｏｆ　ｔｈｅ　

Ｂｒｕｎｓｗｉｃｋ，ＮＪ；ＴＲＷ，Ｒｅｄｏｎｄｏ　Ｂｅａｃｈ，ＣＡ：ＩＩＴ，Ｄｅｌｈｉ，　

ＩＥＥＥ．ｔｈｅ　ＡＣＭ，ａｎｄ　ＩＥＴＥ—Ｉｎｄｉａ．Ｈｅ　ｈａｓ　ｓｅｒｖｅｄ　ｏｎ　

Ｉｎｄｉａ；ＥＧ＆Ｇ．Ａｌｂｕｑｕｅｒｑｕｅ．ＮＭ；ａｎｄ　ＡＴＩ．Ｃｈａｍ－　

ｔｈｅ　ａｄｖｉｓｏｒｙ　ｂｏａｒｄｓ　ｏｆ　ｔｈｅ　ＥＣＥ　Ｄｅｐａｒｔｍｅｎｔｓ　ａｔ　Ｕｎｉ — 　

ｐａｉｇｎ．ＩＬ．Ｈｉｓ　ａｒｅａｓ　ｏｆ　ｗｏｒｋ　ｉｎｃｌｕｄｅ　ＶＬＳＩ　ｔｅｓｔｉｎｇ．１ｏｗ— 　

ｖｅｒｓｉｔｙ　ｏｆ　Ｉｌｌｉｎｏｉｓ，Ｎｅｗ　Ｊｅｒｓｅｙ　Ｉｎｓｔｉｔｕｔｅ　ｏｆ　Ｔｅｃｈｎｏｌｏｇｙ，　

ｐｏｗｅｒ　ｄｅｓｉｇｎ，ａｎｄ　ｍｉｃｒｏｗａｖｅ　ａｎｔｅｎｎａｓ．Ｈｅ　ｏｂｔａｉｎｅｄ　

ａｎｄ　ｔｈｅ　Ｃｉｔｙ　Ｃｏｌｌｅｇｅ　ｏｆ　ｔｈｅ　Ｃｉｔｙ　Ｕｎｉｖｅｒｓｉｔｙ　ｏｆ　Ｎｅｗ　

ｈｉｓ　Ｂ．Ｅ．ｄｅｇｒｅｅ　ｆｒｏｍ　ｔｈｅ　Ｕｎｉｖｅｒｓｉｔｙ　ｏｆ　Ｒｏｏｒｋｅｅ　ｆｒｅ — 　ｎａｍｅｄ　ｓ　ａＩｎｄｉａｎ　Ｉｎｓｔｉｔｕｔｅ　ｏｆ　Ｔｅｃｈｎｏｌｏｇｙ．Ｒｏｏｒｋｅｅ），Ｉ Ⅱ＿　

５（ｏｒｋ．『ｈｔｔｐ：／／ｗｗｗ．ｅｃｅ．ｗｉｓｃ．ｅｄｕ／￣ｖａ］　

ｄｉａ．ｉｎ　１９６４；Ｍ．Ｅ．ｄｅｇｒｅｅ　ｆｒｏｍ　ｔｈｅ　Ｉｎｄｉａｎ　Ｉｎｓｔｉｔｕｔｅ　ｏｆ　Ｓｃｉｅｎｃｅ，Ｂａｎｇａｌｏｒｅ，Ｉｎｄｉａ，ｉｎ　１９６６；ａｎｄ　Ｐｈ．Ｄ．ｄｅｇｒｅｅ　

Ｍｉｃｈａｅｌ　Ｌ．Ｂｕｓｈｎｅｌｌ　ｉｓ　ａ　ｐｒｏｆｅｓｓｏｒ　ａｎｄ　ａ　Ｂｏａｒｄ　

ｉｎ　ｅｌｅｃｔｒｉｃａｌ　ｅｎｇｉｎｅｅｒｉｎｇ　ｆｒｏｍ　ｔｈｅ　Ｕｎｉｖｅｒｓｉｔｙ　ｏｆ　Ｉｌｌｉｎｏｉｓ．　

ｏｆ　Ｔｒｕｓｔｅｅｓ　Ｒｅｓｅａｒｃｈ　Ｆｅｌｌｏｗ　ｉｎ　ｔｈｅ　Ｅｌｅｃｔｒｉｃａｌ　ａｎｄ　Ｃｏｍ－　

Ｕｒｂａｎａ－Ｃｈａｍｐａｉｇｎ．ｉｎ　１９７１．Ｈｅ　ｈａｓ　ｐｕｂｌｉｓｈｅｄ　ｏｖｅｒ　

ｐｕｔｅｒ　Ｅｎｇｉｎｅｅｒｉｎｇ　Ｄｅｐａｒｔｍｅｎｔ　ａｔ　Ｒｕｔｇｅｒｓ　Ｕｎｉｖｅｒｓｉｔｙ，　

２５０　ｐａｐｅｒｓ，ｈａｓ　ｃｏａｕｔｈｏｒｅｄ　ｆｉｖｅ　ｂｏｏｋｓ　ａｎｄ　ｈｏｌｄｓ　ｔｈｉｒ－　

Ｎｅｗ　Ｊｅｒｓｅｙ．Ｈｅ　ｗａｓ　ａｌｓｏ　ａ　Ｈｅｎｒｙ　Ｒｕｔｇｅｒｓ　Ｒｅｓｅａｒｃｈ　

ｔｅｅｎ　Ｕｎｉｔｅｄ　Ｓｔａｔｅｓ　ｐａｔｅｎｔｓ．Ｈｉｓ　ｔｅｘｔｂｏｏｋ，Ｅｓｓｅｎｔｉａｌｓ　

Ｆｅｌｌｏｗ．Ｈｅ　ｈａｓ　２４　ｙｅａｒｓ　ｏｆ　ｉｎｄｕｓｔｒｙ　ａｎｄ　ｕｎｉｖｅｒｓｉｔｙ　ｅｘ— 　

ｏｆ　Ｅｌｅｃｔｒｏｎｉｃ　Ｔｅｓｔｉｎｇ　ｆｏｒ　Ｄｉｇｉｔａ１．Ｍｅｍｏｒｙ　ａｎｄ　Ｍｉｘｅｄ．　

ｐｅｒｉｅｎｃｅ，ｗｏｒｋｉｎｇ　ａｔ　Ｇｅｎｅｒａｌ　Ｅｌｅｃｔｒｉｃ，Ｈｏｎｅｙｗｅｌｌ，Ｉｎ－　

ｉｃｏｎ，ａｎｄ　Ｒｕｔｇｅｒｓ　Ｕｎｉｖｅｒｓｉｔｙ．Ｈｅ　ｒｅｃｅｉｖｅｄ　Ｓｉｇｎａｌ　ＶＬＳＩ　Ｃｉｒｃｕｉｔｓ　ｆ　Ｋｌｕｗｅｒ　Ａｃａｄｅｍｉｃ　Ｐｕｂｌｉｓｈｅｒｓ）．　ｓｔｒｏｎ，Ａｐｐｌｃｏ－ａｕｔｈｏｒｅｄ　ｗｉｔｈ　Ｍ．Ｌ．Ｂｕｓｈｎｅｌｌ，ｗａｓ　ｐｕｂｌｉｓｈｅｄ　ｉｎ　

ｈｉｓ　Ｐｈ．Ｄ．ｄｅｇｒｅｅ　ｉｎ　１９８６　ａｎｄ　ｈｉｓ　Ｍ．Ｓ．ｄｅｇｒｅｅ　ｉｎ　１９８３，　

ｒｏｍ　Ｃａｒｎｅｇｉｅ　Ｍｅｌｌｏｎ　Ｕｎｉｖｅｒｓｉｔｙ．Ｈｉｓ　ｕｎｄｅｒｇｒａｄ— 　２０００．Ｈｅ　ｉｓ　ｔｈｅ　ｆｏｕｎｄｅｒ　ａｎｄ　Ｅｄｉｔｏｒ－ｉｎ— Ｃｈｉｅｆ　ｆ　１９９０一）　ｂｏｔｈ　ｆｏｆ　ｔｈｅ　Ｊｏｕｒｎａｌ　ｏｆ　Ｅｌｅｃｔｒｏｎｉｃ　Ｔｅｓｔｉｎｇ：Ｔｈｅｏｒｙ　ａｎｄ　Ａｐ－　

ｕａｔｅ　ｗｏｒｋ　ｗａｓ　ｄｏｎｅ　ａｔ　ｔｈｅ　Ｍａｓｓａｃｈｕｓｅｔｔｓ　Ｉｎｓｔｉｔｕｔｅ　ｏｆ　

ｓ　ａ　Ｐｒｅｓｉｄｅｎｔｉａｌ　Ｙｏｕｎｇ　Ｉｎｖｅｓｔｉｇａｔｏｒ　ｐｌｉｃａｔｉｏｎｓ，ａｎｄ　ａ　ｐａｓｔ　Ｅｄｉｔｏｒ－ｉｎ－Ｃｈｉｅｆ　ｆ　１９８５—８７）ｏｆ　ｔｈｅ　Ｔｅｃｈｎｏｌｏｇｙ．Ｈｅ　ｉＩＥＥＥ　Ｄｅｓｉｇｎ＆　Ｉ１ｅｓｔ　ｏｆ　Ｃｏｍｐｕｔｅｒｓ　ｍａｇａｚｉｎｅ．Ｈｅ　ｉｓ　ｆ　１９９０）ｏｆ　ｔｈｅ　Ｎａｔｉｏｎａｌ　Ｓｃｉｅｎｃｅ　Ｆｏｕｎｄａｔｉｏｎ　ｏｆ　ｔｈｅ　Ｕｎｉｔｅｄ　ｔｈｅ　Ｆｏｕｎｄｅｒ　ａｎｄ　Ｃｏｎｓｕｌｔｉｎｇ　Ｅｄｉｔｏｒ　ｏｆ　ｔｈｅ　Ｆｒｏｎｔｉｅｒｓ　

Ｓｔａｔｅｓ．Ｈｅ　ｉｓ　ａ　ｃｏ－ａｕｔｈｏｒ　ｏｆ　４　ｂｏｏｋｓ　ｆ　ｉｎｃｌｕｄｉｎｇ　ｔｈｅ　ｌｅａｄ— 　

ｉｎ　Ｅｌｅｃｔｒｏｎｉｃ　Ｔｅｓｔｉｎｇ　Ｂｏｏｋ　Ｓｅｒｉｅｓ　ｏｆ　Ｋｌｕｗｅｒ　Ａｃａｄｅｍｉｃ　

ｉｎｇ　ＶＬＳＩ　ｔｅｓｔｉｎｇ　ｔｅｘｔｂｏｏｋ　ｅｎｔｉｔｌｅｄ　Ｅｓｓｅｎｔｉａｌｓ　ｏｆ　Ｅｌｅｃ— 　

Ｐｕｂｌｉｓｈｅｒｓ．Ｂｏｓｔｏｎ．Ｈｅ　ｉｓ　ａ　ｃｏ－ｆｏｕｎｄｅｒ　ｏｆ　ｔｈｅ　Ｉｎｔｅｒ－　

ｔｒｏｎｉｃ　Ｔｅｓｔｉｎｇ　ｆｏｒ　Ｄｉｇｉｔａｌ，Ｍｅｍｏｒｙ　ａｎｄ　Ｍｉｘｅｄ－Ｓｉｇｎａｌ　

ｎａｔｉｏｎａｌ　Ｃｏｎｆｅｒｅｎｃｅ　ｏｎ　ＶＬＳＩ　Ｄｅｓｉｇｎ．ａｎｄ　ｔｈｅ　Ｉｎｔｅｒｎａ－　

ＶＬＳＩ　Ｃｉｒｃｕｉｔｓ（Ｋｌｕｗｅｒ　Ａｃａｄｅｍｉｃ　Ｐｕｂｌｉｓｈｅｒｓ，２０００），ｃｏ．　

ｔｉｏｎａｌ　Ｗｏｒｋｓｈｏｐｓ　ｏｎ　ＶＬＳＩ　Ｄｅｓｉｇｎ　ａｎｄ　Ｔｅｓｔ．ｈｅｌｄ　ａｎ－　

ａｕｔｈｏｒｅｄ　ｗｉｔｈ　Ｖｉｓｈｗａｎｉ　Ａ￣ｒａｗａ１），９１　ｐａｐｅｒｓ，ａｎｄ　７　

ｎｕａｌｌｙ　ｉｎ　Ｉｎｄｉａ．Ｈｅ　ｈａｓ　ｓｅｒｖｅｄ　ｏｎ　ｎｕｍｅｒｏｕｓ　ｃｏｎｆｅｒ— 　

ｐａｔｅｎｔｓ．Ｈｅ　ｉｓ　ｔｈｅ　ｃｏ－ａｕｔｈｏｒ　ｏｆ　ｔｗｏ　Ｐｒｉｚｅ　Ｐａｐｅｒｓ　ａｎｄ　

ｅｎｃｅ　ｃｏｍｍｉｔｔｅｅｓ　ａｎｄ　ｉｓ　ａ　ｆｒｅｑｕｅｎｔｌｙ　ｉｎｖｉｔｅｄ　ｓｐｅａｋｅｒ．　

ｏｎｅ　Ｈｏｎｏｒａｂｌｅ　Ｍｅｎｔｉｏｎ　ｐａｐｅｒ．Ｈｅ　ｓｅｒｖｅｄ　ｔｗｉｃｅ　ｓ　Ｐｒｏ－ａ　

Ｈｅ　ｗａｓ　ｔｈｅ　ｉｎｖｉｔｅｄ　Ｐｌｅｎａｒｙ　Ｓｐｅａｋｅｒ　ａｔ　ｔｈｅ　１９９８　Ｉｎｔｅｒ－　

ｇｒａｍ　Ｃｏ－Ｃｈａｉｒ　ｏｆ　ｔｈｅ　Ｉｎｔｅｒｎａｔｉｏｎａｌ　Ｃｏｎｆｅｒｅｎｃｅ　ｏｎ　ＶＬＳＩ　

ｓｉｇｎ（１９９５　ａｎｄ　１９９６），ａｎｄ　ｔｗｉｃｅ　ｓ　ａｔｈｅ　Ｃｏｎｆｅｒｅｎｃｅ　ｓｔ　Ｃｏｎｆｅｒｅｎｃｅ．Ｗａｓｈｉｎｇｔｏｎ　Ｄ．Ｃ．．ａｎｄ　ｔｈｅ　Ｄｅｃｅ—Ｃｈａｉｒ　ｏｆ　ｔｈｅ　Ｎｏｒｔｈ　Ａｔｌａｎｔｉｃ　ＴｅｓｔⅥ，ｏｒｋｓｈｏｐ　ｆ２００２　Ｋｅｙｎｏｔｅ　Ｓｐｅａｋｅｒ　ａｔ　ｔｈｅ　Ｎｉｎｔｈ　Ａｓｉａｎ　Ｔｅｓｔ　Ｓｙｍｐｏｓｉｕｍ　Ｖｉ．Ｈｉｓ　ｃｕｒｒｅｎｔ　ＶＬＳＩ　ＣＡＤ　ｒｅｓｅａｒｃｈ　ｉｎｔｅｒｅｓｔｓ　ｉｎ　Ｄｅｃｅｍｂｅｒ　２０００．Ｄｕｒｉｎｇ　１９８９　ａｎｄ　１９９０．ｈｅ　ｓｅｒｖｅｄ　ａｎｄ　２００３１ｎａｔｉｏｎａｌ　

ｏｎ　ｔｈｅ　Ｂｏａｒｄ　ｏｆ　Ｇｏｖｅｒｎｏｒｓ　ｏｆ　ｔｈｅ　ＩＥＥＥ　Ｃｏｍｐｕｔｅｒ　Ｓ０　

ａｒｅ　ａｕｔｏｍａｔｉｃ　ｍ　ｅｄ— ｓｉｇｎａｌ　ｃｉｒｃｕｌｔ　ｔｅｓｔ．ｐａｔｔｅｒｎ　ｇｅｎｅｒａ－　

ｃｉｅｔｙ．ａｎｄ　ｉｎ　１９９４．ｃｈａｉｒｅｄ　ｔｈｅ　Ｆｅｌｌｏｗ　Ｓｅｌｅｃｔｉｏｎ　Ｃｏｍ．　

ｔｉｏｎ，ｂｕｉｌｔ —ｉｎ　ｓｅｌｆ－ｔｅｓｔｉｎｇ，ｓｙｎｔｈｅｓｉｓ　ｏｒｆ　ｔｅｓｔａｂｉｌｉｔｙ，ｆａｕｌｔ　

ｍｉｔｔｅｅ　ｏｆ　ｔｈａｔ　Ｓｏｃｉｅｔｙ．Ｈｅ　ｈａｓ　ｒｅｃｅｉｖｅｄ　ｓｅｖｅｎ　Ｂｅｓｔ　Ｐａ－　

ｍｏｄｅｌｉｎｇ　ｆｏｒ　ｎａｎｏ－ｔｅｃｈｎｏｌｏｇｙ，ａｎｄ　ｌｏｗ－ｐｏｗｅｒ　ｄｅｓｉｇｎ．　

ｐｅｒ　Ａｗａｒｄｓ　ａｎｄ　ｏｎｅ　Ｈｏｎｏｒａｂｌｅ　Ｍｅｎｔｉｏｎ　Ｐａｐｅｒ　Ａｗａｒｄ．　

［ｈｔｔｐ：／／ｗｗｗ．ｅｃｅ．ｒｕｔｇｅｒｓ．ｅｄｕ／ｄｉｒｅｃｔｏｒｙ／ｂｕｓｈｎｅｌ１．ｈｔｍ１］　

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